msr and pc moved to "state" in PowerDecode2

whoops must output NIA not PC to debug DMI query in test_issuer

allow instruction to run if initiated whilst "stopped" requested

cycle through INT regs, read and debug in litex sim

add DMI debug interface to libresoc litex sim

single-step and print out PC using DMI in litex sim

get litex sim to kick off a "STEP" via the DMI interface every N cycles

connect up a DMI FSM to litex sim

more remove wildcard imports

do not use wildcard imports

adding litex sim experimentation.
not keen on doing this: adding microwatt.v however it is an important
test and a massive dependency chain needed for generating it

Remove XXX; this seems done otherwise.

add quick demo/test of reading DMI reg 9

add extra port for debug read of int regs via DMI

pass state (MSR/PC) around between PowerDecode2, DMI, and TestIssuer

https://bugs.libre-soc.org/show_bug.cgi?id=446
Revert "LDSTSplitter: report exception"

This reverts commit 16f3cca9062314475a9039c96ffa1bc97122a408.

use new soc.config.state CoreState class in DMI and test_issuer

LDSTSplitter: report exception

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

TstDataMerger2

change over to DMI debug start/stop interface

move debug to  record

WIP: check MB > ME and select mask appropriately

convert microwatt core_debug.vhdl to nmigen

add debug dir

add quick test of litex bios IMM64 macro

add rlwnm test showing that shift rot OP_RLC proof is incorrect.
using same values as inputs from the proof

line-length / whitespace

expand out for-loop setting up input record subset
this to help in formal proof shiftrot analysis

reorg DecodeB in power_decoder2.py to sign-extend immediates

add more instructions to litex trampoline test (not tested)

restrict external port list further in test_issuer

missed go_i/rel_o rename

WIP: more debugging signals for inspection

WIP: rlwinm/rlwnm/rlwimi-type proofs

Been trying to wittle away at this for several days now, without luck.
What am I missing?!

begin work on TestCase for two DataMergers/Cache

add CacheRecord

core_start/stop/endian were inverted (output)

ha! have to explicitly specify the ports when writing out to ilang or verilog
this gives unused signals that default to a non-zero value to inherently
set by default to that value.
exposing them externally via ports makes setting them the *users*

add trampoline test from litex

set sel line in minerva instruction fetch

ha! found source of XICS test bug: wishbone stb was being left HI
for more than one cycle in the *unit* test, thereby putting spurious
data onto the bus and corrupting transactions

more exploratory testing of XICS, joining ICP and ICS together

modified LDSTSplitter to conform to PortInterface

forgot to rename ad/st in LDSTCompUnitRecord

bit of a big change: add prefixes "cu_" to all CompUnit management signals
also change go/rel to go_i and rel_o at the same time

start on test joining XICS ICS to ICP

tidyup XICS, identify (potential?) bug?

move CR test out of subtest indentation

move SHIFTROT test out of subtest indentation

move actual ALU test out of subTest indentation just like for div

whitespace

clean up branch test_pipe_caller

clean up alu test_pipe_caller

add __init__.py to all source directories

clean up some tests

format some tests

add code for skipping test cases

clean up div pipe tests to allow them to be run in parallel

Merge remote-tracking branch 'origin/master'

fix test_pipe_ilang.py

use ctx.op compare (and muxid) in shiftrot proof
also use correct input record type and spec

split out ilang tests

add more files to .gitignore

format code

add preliminary investigative test of XICS ICS

tidyup/comments in trap proof

add 2nd part of XICS interrupt interface

fix trap proof, and trap main_stage, and pseudocode for rfid
all a bit of a mess, really :)

shorten expected_ to exp_, gets line-length down

MTMSR(D) properties.

As of this commit, the properties for MTMSRD fails because (IBM) bit 30
is not set correctly.  I've double checked my properties against that
specified in the V3.0B specs on page 978.  I've also double-checked the
code in ../main_stage.py.  As of this commit, I *cannot* find the
location of the discrepency.

start on conversion of xics.vhdl to nmigen
see https://bugs.libre-soc.org/show_bug.cgi?id=407

add nop test cases

add test_nop general test case

activate some of new accumulator-based tests in test_issuer

do not need lod_l.q | lsto_l.q can just use lsd_l.q

argh add yet another latch to detect when LD/ST has completed

sigh, issue with detection/waiting for LD/ST CompUnit

convert LDST test to accumulator style

convert Branch test to accumulator style

convert SPR test to accumulator style

convert TRAP test to accumulator style

remove FHDLTestCase

convert CR test to accumulator style

convert mul test to accumulator style

convert shift_rot test to new base accumulator style

convert logical test case to new base class accumulator style

move run_test_program to base class and rename to "add_case"

convert ALU to new accumulator style

again, move large heavily-indented code-block in div test_pipe_caller

run subtest, indentation getting too large, move to function

get div compunit test running (use new way to accumulate tests)

use new test accumulator class in div tests

add common test base class for "accumulating" tests to run

update submodule

remove old div overflow test, keep microwatt version

hilarious.  only just caught a bug where overflow was being taken from Rc

comb += missing

add CR0 regression, expected 0b10 actual 0b11

add regression test 8, DivPipeCore producing spurious result