add SVP64 EXTRA decoding to RB, RC and RT (out) in PowerDecode2
DecodeOut2 will have to wait because it is more complex

add first SVP64 7-bit register context decoder to PowerDecoder2

add SVP64RM record to PowerDecoder2

increase register number sizes from 5 to 7

syntax corrections, also size of maxvl was wrong

add SVP64 RM (Remap) Record

adjust SVP64RM class to output more PowerDecoder-friendly csv augmentation
add SVEXTRA power_enum
extend PowerDecoder fields (sv in/out regs)

adjust how register copy/setup is done in PowerDecoder2

add SV etype/ptype to power decoder

whoops syntax error.  submodule update

start adding svp64 enums

use new svp64-augmented csv reader in PowerDecoder

whoops missed out "+" on explicit license listing

add SVSTATE to StateRegs
(also fix comments)

add SVState SPR Record, SVSTATERec

add svp64 CR field identification for EXTRA2/3 decoding

move svp64 reg-decode function to more appropriate location
use it in SVP64RM get_svp64_csv to decode EXTRA bit-field positions

provide "merger" of SVP64 RM info into v3.0B CSV files

use SPR constants

move SVP64RM CSV class to new module

whitespace and shortening of SPR MMU redirection in Power Decoder

also read LDST RM files

[Bug 580] update comment above changed block

[Bug 580] redirect MMU SPRs to the MMU

extra comments in svp64

changing svp64 asm syntax to use / instead of . as separators

move sanity-checks, add mode into svp64_rm

cleanup on aisle 3 - simplify sv_mode  svp64

check src/dest mask exist if zeroing, svp64

add predicate-result svp64 decoding

add svp64 saturation decoding

start decoding modes in svp64

and now for something completely different...

add elwidth encoding svp64, add more debug-print

add svp64 subvl encoding

add in svp64 predicate mask encoding

capture CR 3 and 5 bit sv encodings

start decoding EXTRA2/3

start decoding sv EXTRAs and identifying them

start to read RM CSV files

add beginnings of svp64 assembly translator

add example on how to access regs list for cmp

test_issuer_mmu_data_path.py: test both ld and st instructions

connect LDSTException to MMU and DCache

connect wishbone bus to test memory

uncomment #FIXME in unit_test

fu/mmu/fsm.py: connect valid and load signals

add test memory for simulation

cleanup test_issuer_mmu_data_path.py

clean up test case for tlbie and dcbz

move microwatt_mmu bool variable to pspec

add new unittest: test_issuer_mmu_data_path.py

cleanup test_non_production_core.py

add microwatt_mmu boolean variable to core and compunits

test_non_production_core.py: fix hanging test

test_non_production_core.py: wire instruction decoder to core

add test case for mmu+NonProductionCore

add microwatt mmu config option to compunits.py

fix broken testcase for simple core

set initial_sprs, cleanup mfspr testprog

mfspr is RT, SPR

first testcase for mmu: case_mfspr_after_invalid_load

fu/mmu/fsm.py: mfspr!=mtspr

test_countzero.py: rename output files

Add zero CR test case and fix comments

Add test cases with rc=1

Checks that the CR port produces results.

Make all ports the same size, on the test ALU

The old regspec API can't cope with different port sizes.
The CR port is now changed from 3 to "width" bits (16).
The problem was that cr.ok went into the fourth bit, messing with
the results.

Add CR output port to test cases

Test cases can now set rc=1, and expect results in the CR port.
wrmask and dest_delay arrays have incremented their length accordingly.

Add CR to the output data port

Make output write enables independent of valid_o

Just combinatiorally decode the operation.
This is because MultiCompUnit depends on *_ok being kept valid.

Move NOP test case earlier

Better way to see alu_o_ok being disabled during the instruction.

Disable data value output on NOP

Add condition register (CR) output

Implement and test NOP in the test ALU

Change the output port from Signal to Data, to allow for the output to be
masked-out.

Specify a masked-out output in the NOP test case.

Don't use OP_NOP for zero-delay subtraction

We are going to implement an actual NOP

Test first input port being masked out

Sign extend the second input port

Test masked-out second input port

Sign extend uses only the first port.

Add sign extend to the Test ALU

Show rdmaskn and wrmask in GTKWave

Use the increment operator

Add support for masked write operations

Note that the test ALU currently does not have any masked writes.

Clarify reason for holding rdmaskn valid during the entire cycle

Remove previous version of the CompUnit parallel unit test

It was too detailed, modeling properties which are better checked by
formal verification.

Other than that, the new version has reached feature parity, so the old
code can finally be removed.

Only hold the decoder signals for one cycle, along with issue_i

The exception is rdmaskn, which is not latched, and must be held valid
for the entire instrucion cycle.

Test the rdmaskn control signal

The operation issuer now can drive the rdmaskn signals, and check
that the operand fetch on any masked ports is supressed.

Remove left-over comments.

The debug signals were removed in a previous commit, but the comment
lines remained.

add CR1 to power_enums

Add support for CXXSim simulation

Ignore formal verification output in the source directory

This is similarly done in other sister directories.

Allow more test cases to be run with CXXSim

skip madd, not implemented

update submodules

update submodules

Display the instruction type as a vector on cxxsim

It doesn't support enums traces yet.

attempt to split into two separate GPIO banks due to a coriolis2 compile error

Whitespace

Update GTKWave documents to work with latest cxxsim

* Hierarchy begins at "top", just like pysim
* Avoid intermediate signals, that work differently on both
* Use the new "submodule" style in write_gtkw

Write a GTKWave document to investigate why the proof fails

Use the DummyALU regspec and its corresponding OpSubset