comments from discussion
https://bugs.libre-soc.org/show_bug.cgi?id=305#c43

Reverse bit order for cr0 in proof

Check output of cr0 from alu

Add carry in input to alu testbench

Add ability to specify initial state for SPRs

Fix proof_input_stage.py

Fix rlwimi by reordering the inputs *again*

Re-enable rlwinm test

Check write register number too

Reorder the register reads so the field in read_reg2 is last

Have test_pipe_caller actually read from the registers specified in instruction

Actually implement rlwimi

comment input signals

cleanup rotator.py

add docstring, missing return module

start cleanup of rotator.py, Cat order is inverted

convert microwatt rotator to nmigen (first draft)

Add test for rlwnm

Implement rlwimi as well

Implement rlwinm in alu

Add test for rlwinm

Reduce BMC depth on proof_main_stage.py

use temporary python vars rather than copy signals (shorter code)

Add shift left and shift right to main stage proof

sigh ton of syntax errors

bit of reorg, trick on add - put carry in into the LSB

comment output stage

comment maskgen

Handle algebraic shifts too

Implement logical shift right

Add support for sld

Change shift left to be implemented with rotate and mask

Add mask generator for shift class instructions

Add shift left opcode to main_stage

Fix broken mask when x == y

Add right shift test to test_caller.py

Add shift test to test_caller, fix fixedshift being weird on 32 bit shifts

Fix helpers.py not playing nicely with selectableInts

Add reversed add and subtract, as well as lshift and rshift

comment where ALUIntermediateData to go

TODO on AluIntermediateData

missing sticky-overflow pass-through from middle stage

pass through sticky-overflow

remove unneeded class

clarifying comments

Minor cleanup

preliminary test for LD/ST "update" mode working

document PowerOp

add comments

add  ALUFirstInputData

send address to memory only for one cycle and acknowledge LD immediately
in test-L0CacheBuffer

experimenting

working indexed version of LD/ST CompUnit

hmmm i think LD/ST Comp Unit might actually be working...

Oops, forgot pipeline.py

Add tests for immediates, add subf to tests

Add comments about the purpose of each alu stage

Add test for alu against simulator

Add assertions for output stage cr0

Add output stage

Add and or and xor to main_stage

Add carry in and out

Have input_stage set the b operand to imm_data if it is valid

Add extra bits (carry, overflow, etc) to input and output structs

Begin adding main ALU stage

Convert alu to use the op in ctx

Add FPPipeContext to alu pipe_data

almost got LD/ST CompUnit working

prototype LD/ST L0 cache/buffer was bouncing address-acknowledgement up
and down.  clear the latch during the "reset" phase and it works now

Add handling of A inversion and B input

Begin adding input stage of alu

Add pipe data for ALU pipeline

Update gitignore in isa dir

Separate out ALU Input record from alu_hier.py

Add test_branch_loop_ctr

Add tests for conditional branches

move unused simulator code out the way

testing LD without ST

Ooops, forgot comparefixed.patch

Get test_cmp working

Fix test_mtcrf. Test has been verified against qemu

Make FieldSelectableInt accept slices for set and get

Add handling of add with comparison

Fix bug with comparisons in selectable_int.py

Add test_mfcr

continuing debugging of LD/ST CompUnit FSM and unit test

partially-debugged ld/st comp unit using new PortInterface

Re-enable test_mtcrf

Add length helper for getting length of a selectable int

Add helper functions to replace direct comparison in generated code

no syntax errors in LDSTCompUnit multi version

almost complete LD/ST CompUnit, nearing testing

Look up spr length from spr table

Add dict of spr properties to power_enums

Implement bctr and mtspr

Properly implement LR and CTR

Add ability to patch generated isa files

Sorta kinda working bl and blr - need to properly implement lr

remove unneeded minerva code

mention need for DualPortSplitter class