fix errors in dcache unit test

whitespace

add additional external libre-soc sphinx references... commented out for now

add additional external libre-soc sphinx references

remove code moved to openpower-isa repo

add comments on TestIssuer TestRunner

comment tests back in

fix import error

error in setting fast regs test values

import from openpower.tests

whitespace

move logical tests to openpower.test

add trap test cases
https://bugs.libre-soc.org/show_bug.cgi?id=629

move SPR tests to openpower.test

move branch test cases to openpower.test

move LDST tests to openpower.test

move mul tests to openpower.test

move div tests to openpower.test

move div tests to openpower.test

move ALU test cases to openpower.test

move MMU Testcase to openpower.test

move CR test cases to openpower.test

move shiftrot test cases to openpower.test

import from openpower.endian

use openpower.test.common

remove openpower-isa submodule

submodule update, can probably delete it though, now

move more files to openpower-isa

move to import from openpower-isa for reg enums

svanalysis and pywriter now command-line scripts

removed submodule

remove pseudo, moved to openpower-isa

remove simulator directory, moved to openpower-isa

more openpower-isa conversion

correct migration of openpower-isa

more openpower import conversion

more openpower import conversion

move over to from openpower imports

move over to openpower-isa repo

move over to openpower-isa

moving more over to openpower-isa repo

removing more as moved over to openpower-isa

submodule update

add debugging and buffering to CacheRam

whitespace

r1.end_row_ix off-by-one in dcache

sync missing in dcache

dcache.py code-comments

cleanup dcache

error using sync, should have been comb

Implement CR predication

Read the CR fields in a VL loop, building the masks bit by bit.
TODO: implement reentrancy, by shifting out already used mask bits.

CR sub-fields are stored in MSB0 order

experimenting with dcache

testcase: pass PRTBL to mmu

Add CR predication test case for TestIssuer

Directly derived from the corresponding case in
test_caller_svp64_predication.py
It is expected to fail, until CR predication is implemented on TestIssuer.

Fix comment in CR predication test case

The comment at the top of the test case was inconsistent with it:
"adds, CR predicated mask CR4.eq = 1, CR5.eq = 0, invert (ne)"
The whole test is consistent with this (mask is NE and first element is
skipped).
The shift amount itself is also consistent with setting of CR4, not CR5.

Fix sense of "invert" signal

We want to put "1" in the mask, if the operation is to be performed.
The actual CR bits are: LT, GT, EQ and SO.
So, for those, we just copy the bit directly to the mask, as they are.
For GE, LE, NE and NS, we want to invert the bit first.

add enable MMU option to issuer_verilog.py

cannot pass in arguments to Core - must be done with pspec

use soc.bus.sram instead of nmigen_soc.wishbone.sram

add wishbone sram.py (move from nmigen-soc)

give independent names to spblock512w64b8ws

give spblock512 a name as a submodule

create signal on test_issuer which gives PLL clk_sel_i a useful name

rename SPBlock_512W64B8W to lowercase

submodule update

rename PLL pins to match LIP6.fr PLL

core_stopped_i unused: remove

submodule update

submodule update

add pypi upload to Makefile

add OS Independent classifier

update README

update setup.py to make it "safe" for uploading to pypi

experiment with alternative PID in radix mmu

pass in SPRs each time on radix test
allows for different tests

add LD/ST radix unit test

Implement 1<<r3 directly by a shift

It generates simpler Yosys graphs.

radixmmu: fix my mistake about pgbase size

submodule update

jtag utils, send tms before tck

pass the "old" value of shift to _new_lookup

sigh, new_shift wrong bitwidth

put mbits back into segment_check (like it is in microwatt)

radixmmu cleanup

call addrshift and get_pgtable_addr inside while loop for radixmmu

code-cleanup in radixmmu

whitespace and corrections to NLS, RTS1, RTS2

fix radix testcase

concat en_sigs together in JTAG to make sure they are not missed out

add icachemmu option to ISACaller

submodule update

whitespace

submodule update

update test_caller_radix.py

radixmmu: handle badtree

update test case for radix mmu

radixmmu: error handling

more fixes for radixmmu.py

fix AttributeError in radixmmu testcase