start to read RM CSV files

add beginnings of svp64 assembly translator

add example on how to access regs list for cmp

test_issuer_mmu_data_path.py: test both ld and st instructions

connect LDSTException to MMU and DCache

connect wishbone bus to test memory

uncomment #FIXME in unit_test

fu/mmu/fsm.py: connect valid and load signals

add test memory for simulation

cleanup test_issuer_mmu_data_path.py

clean up test case for tlbie and dcbz

move microwatt_mmu bool variable to pspec

add new unittest: test_issuer_mmu_data_path.py

cleanup test_non_production_core.py

add microwatt_mmu boolean variable to core and compunits

test_non_production_core.py: fix hanging test

test_non_production_core.py: wire instruction decoder to core

add test case for mmu+NonProductionCore

add microwatt mmu config option to compunits.py

fix broken testcase for simple core

set initial_sprs, cleanup mfspr testprog

mfspr is RT, SPR

first testcase for mmu: case_mfspr_after_invalid_load

fu/mmu/fsm.py: mfspr!=mtspr

test_countzero.py: rename output files

Add zero CR test case and fix comments

Add test cases with rc=1

Checks that the CR port produces results.

Make all ports the same size, on the test ALU

The old regspec API can't cope with different port sizes.
The CR port is now changed from 3 to "width" bits (16).
The problem was that cr.ok went into the fourth bit, messing with
the results.

Add CR output port to test cases

Test cases can now set rc=1, and expect results in the CR port.
wrmask and dest_delay arrays have incremented their length accordingly.

Add CR to the output data port

Make output write enables independent of valid_o

Just combinatiorally decode the operation.
This is because MultiCompUnit depends on *_ok being kept valid.

Move NOP test case earlier

Better way to see alu_o_ok being disabled during the instruction.

Disable data value output on NOP

Add condition register (CR) output

Implement and test NOP in the test ALU

Change the output port from Signal to Data, to allow for the output to be
masked-out.

Specify a masked-out output in the NOP test case.

Don't use OP_NOP for zero-delay subtraction

We are going to implement an actual NOP

Test first input port being masked out

Sign extend the second input port

Test masked-out second input port

Sign extend uses only the first port.

Add sign extend to the Test ALU

Show rdmaskn and wrmask in GTKWave

Use the increment operator

Add support for masked write operations

Note that the test ALU currently does not have any masked writes.

Clarify reason for holding rdmaskn valid during the entire cycle

Remove previous version of the CompUnit parallel unit test

It was too detailed, modeling properties which are better checked by
formal verification.

Other than that, the new version has reached feature parity, so the old
code can finally be removed.

Only hold the decoder signals for one cycle, along with issue_i

The exception is rdmaskn, which is not latched, and must be held valid
for the entire instrucion cycle.

Test the rdmaskn control signal

The operation issuer now can drive the rdmaskn signals, and check
that the operand fetch on any masked ports is supressed.

Remove left-over comments.

The debug signals were removed in a previous commit, but the comment
lines remained.

add CR1 to power_enums

Add support for CXXSim simulation

Ignore formal verification output in the source directory

This is similarly done in other sister directories.

Allow more test cases to be run with CXXSim

skip madd, not implemented

update submodules

update submodules

Display the instruction type as a vector on cxxsim

It doesn't support enums traces yet.

attempt to split into two separate GPIO banks due to a coriolis2 compile error

Whitespace

Update GTKWave documents to work with latest cxxsim

* Hierarchy begins at "top", just like pysim
* Avoid intermediate signals, that work differently on both
* Use the new "submodule" style in write_gtkw

Write a GTKWave document to investigate why the proof fails

Use the DummyALU regspec and its corresponding OpSubset

put ls180 litex bus width back to 32 bit temporarily

argh issue with yosys ABC

add 3 more 4k SRAMs, change WB bus width to 64 in ls180 litex

Fix signal names: go/rel -> go_i/rel_o

Fix some typos and whitespace

Port the DummyALU test case to the new parallel issuer

In the process, fix its OpSubset to be consistent with the one which is
really used by this ALU.

This required adapting the issuer, to cope with the absence of some fields
in the OpSubset.

Results are now a list, so "expected" should follow suit

Parameterize the issuer on the number of operands and results

This allows reuse for the DummyALU, which has three operands, but is
otherwise similar to the ALU in terms of operations.

Also, the issuer now creates the producers and consumers.

Refactor the ALU operation issuer into a class

This allows sharing its code with other similar test cases.

Port the ALU test case to the new parallel test style

Mostly copy & paste from the Shifter, but using the operation spec
for the ALU.

The producers transaction count will fall behind on zero_a and imm_ok
executions, so these counters were added to the invariant check.

Add a GTKWave document to the ALU test case

simplify litex-core wishbone interfaces

Separate input and output ports by color

Explain the test cases

Separate individual traces for each rel_o/go_i port

Use the new "bit" attribute to select individual bits from the
wide rel_o/go_i signals.

testcase for dcbz

Add a transaction counter to producers and consumers

By comparing counts, we assure no data is duplicated or dropped.

add class LoadStore1(PortInterfaceBase)

Implement ResultConsumer and port the Shifter unit tests to it.

Move the DUT driver to within the test case process

This reduces verbosity, as parameters are replaced by local variables in
the external scope.
Another way would be to save the parameters in a class, and transform the
function into a method.

Fix and enable the regspec test for the Shifter

1) use correct names for the Shifter ports in the regspec
2) migrate to the new OperandProducer
3) add the test on __main__

sigh, direction wrong in IOtypes litex core

reduce number of nc in ls180 to 24

reduce clkcsel ls180 width (2 pins), rename pll_18 signal

rename and add pll lock signal to ls180

rename ls180 litex pll_48 output to pll_18

add enable/disable arguments (not ideal but it works) to issuer_verilog.py

remove io_in/out now it is not needed for niolib

dcbz and tlbie first test, still incomplete

fu/mmu/test/test_pipe_caller.py test case for mfspr

add build commands to Makefile for versa ecp5

submodule update

remove ClockSelect module, use DummyPLL

add separate DummyPLL module, according to API discussed at
https://bugs.libre-soc.org/show_bug.cgi?id=155#c21
;

mmu fsm testcase: add check_fsm_outputs based on function from soc/fu/div/test/helper.py

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

mmu/fsm: test case for mtspr

update submodule

fixed a bug in src/soc/fu/mmu/fsm.py