Make timer test more thorough

push env

relax rv32si timer test a bit

remove zscale specific tests

enable make subsets

make rv32si fault load/store test stronger

beef up rv32si tests

blocked mt-matmul

forgot barrier in mt-matmul

Clean up canonical mt benchmarks and reorganize extra versions in /mt. All versions support support at least 1/2/4 threads.

Fix build with riscv-gcc version 4.9

Don't access memory outside of the binary's range

Fix TLS in benchmarks

Linker relaxations were screwing up loading the thread pointer.

push env

Updated mt tests

Enable interrupts in bmarks

Added "simple" test to rv32ui.

updates

update readme

update readme

cleanup README.md for web

prep-for-public: change to https ref for env

Add timer interrupt test

Added a new test case to REMW.

commit high-performance mm (scalar and vector versions)

Adjust hwacha misaligned instruction test to ignore lower 2 bits in comparisons to account for impl differences.

Resync env with riscv-opcodes

Add radix sort benchmark

setStats in benchmarks now should set and unset the stats register. Also, removed legacy SET_STATS macro.

Sync env with opcodes

Make qsort input size more reasonable

Make qsort benchmark more meaningful

Before, we were sorting a sorted array :\

Check FP corner cases and flags

Add fclass.{s|d} test

update env

push env

add vfmsv.{s,d} tests

push env

add keepcfg test

test to see whether vector unit is able to take 2 fmas in parallel

push env

Sort fixes: support for repeated trials.

Merge commit '0661b47765081c710af3df66ec698aa58ff14d5d'

Added TAV sort benchmarks

Run benchmarks in user mode

Merge branch 'master' of github.com:ucb-bar/riscv-tests

Conflicts:
README.md

Updated README to recursively initialize repos

Revert to old AUIPC definition

with env as a submodule, now have to populate it

fix recursive interrupts, and more improvements to code

Improve VM trap entry code

Clean up benchmarks; support uarch-specific counters

push env

Add Stephen's vector FFT code

Add vfmsv instruction test, change vsetprec to vsetucfg

Shrink hex dumps

Add rv32si tests, including illegality of shamt[5]

Minor Makefile improvements

Make CSR test much more robust

Reference TESTNUM instead of x28 directly

Done with rv32ui asm test ports

Fixed srl, srli

srl and srai

First round of rv32ui asm tests

Add CSRRx/CSRRxI test

Add packed vvadd test for confprec Hwacha

Push env

Make LR/SC test more thorough

Update v env

Fix load offsets for the vvadd_fw test

Update benchmarks to new privileged ISA

Update to new privileged ISA

Add rv64uv-p-amoxor_{w,d} tests

fix rv64uv/vvadd_fd test to correctly check results

added riscv-test-env as a submodule

split out envs from riscv-tests

add accelerator disabled cause

correctly set SR_EA bit for all vector physical supervisor tests

correctly set SR_EA bit for all vector physical tests

revamp pt tests as well

hwacha virtual tests working

add hwacha exception support

disable vector bank tests

add passing physical vector tests back in

update out-of-date floating-point test in rv64uv

fix broken amoor_w rv64uv test

Merge branch 'master' of github.com:ucb-bar/riscv-tests

Benchmarks now run in user-mode.

   - Jump to main performed by eret.
   - Nano trap handler added.
   - FinishTest refactored to perform SYS_exit, placed in util.h.
   - Only SYS_exit with test_result=1 results in a passed test.
   - Any other exceptions/syscalls/test_results end program with FAILED test.
   - PCR status set to S64/U64 if compiled in 64b.

revamp hwacha tests

Re-enable virtual memory tests

New AUIPC semantics

Don't emit vector instructions for now

Add AMOXOR test

Don't build vector benchmarks for now

don't emit vvcfg for now

Add autoconf-generated configure

Reflect changes to ISA

Conflicts:

isa/Makefile

Merge pull request #1 from smirolo/configure

feature: add autoconf

Merge branch 'master' of git://github.com/ucb-bar/riscv-tests into configure

Remove JALR static hints