transferring more over to LoadStore FSM

start putting state info into LoadStore1, slowly putting loadstore1.vhdl
FSM into LoadStore1

add LoadStore State enum

add bugreport link to mmu

fix 'sync' referenced before assignment in src/soc/fu/mmu/fsm.py

start setting DSISR bits but commented out

update comments and docstrings

whoops, import error

move LoadStore1 class to soc.fu.ldst.loadstore

whoops was still copying output over in CommonOutputStage
for SVP64 pred-zero-dest

how we managed to get this far without noticing that test_runner.py is
not using "with self.subTest" is anyones guess

move dsisr and dar into LoadStore1

move zero-dest-pred in Common Output Stage to not copy target.
this then allows CR0 to set a "zero" bit

whoops setup of core.sv_pred_sm/dm not indented and under "if svp64_en"

whoops disabled tests agaaaaain

pass relevant predicate mask bits through to Decoders (PowerDecoderSubset)
at the right time

add in predicate mask bit detection when zeroing is enabled

pass SVP64 ReMap field through to core and then on to FU decoders

moved exts* SVP64 unit tests to a different location

.gitlab-ci.yml: Increase the build timeout

The job takes longer than an hour on gitlab.com, so let's set the
timeout to two hours, to be sure that there's enough time.

On other GitLab-CI runners, it will be faster, but it's good to be able
to run the tests on gitlab.com too.

argh someobe falsely stated in the README that LibreSOC is an "open"
project.

if zeroing is set, put zero into input or output as requested

fix bug in mmu/fsm.py

simplify README.md so that it gets submitted to pypi

mark long description type as markdown

update NEWS.txt

add libresoc-openpower-isa to setup.py dependencies

put sv_input_record_layout onto CompOpSubsetBase after all

whoops wrong signal name, set exc_happened

add SVP64 RM fields to ALU input record

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

implement MFSPR the same way as fu/spr/main_stage.py

remove minerva debug unit (not needed)

minerva tests: Don't import soc.minerva.csr

Fixes: 4af6717b ("remove unneeded minerva code")

.gitlab-ci.yml: Silence pywriter harder

"make -j$(nproc) pywriter" and "pywriter" fill the log with over 20000
lines like this:

> /builds/neuschaefer/soc/openpower-isa/src/openpower/decoder/power_decoder.py:420: UnusedElaboratable: <openpower.decoder.power_decoder.PowerDecoder object at 0x7f4bf8ae8e48> created but never used
>   row_subset=self.row_subsetfn)
> UnusedElaboratable: Enable tracemalloc to get the object allocation traceback

Ideally, the relevant code should be fixed to avoid this warning, but for now,
I'm silencing it, so I can fit more relevant output into GitLab-CI's 4 MiB limit.

.gitlab-ci.yml: Trim log output

GitLab-CI limits log output to 4 MiB, which the build job currently
exceeds. Trim the output of some of the earlier steps, to make it
possible to figure out what went wrong in the later steps.

.gitlab-ci.yml: Fix invocation of pywriter

See ffb6288f ("svanalysis and pywriter now command-line scripts").

.gitlab-ci.yml: Clone and build power-instruction-analyzer

.gitlab-ci.yml: Clone and build c4m-jtag

.gitlab-ci.yml: Clone and build openpower-isa

.gitlab-ci.yml: Install Rust and cargo

Unfortunately, Rust 1.41 (as available in Debian 10) is too old for
object v0.23.0, a dependency of maturin:

error[E0658]: subslice patterns are unstable
   --> /root/.cargo/registry/src/github.com-1ecc6299db9ec823/object-0.23.0/src/read/mod.rs:162:41
    |
162 |             [0x7f, b'E', b'L', b'F', 1, ..] => FileKind::Elf32,
    |                                         ^^
    |
    = note: for more information, see https://github.com/rust-lang/rust/issues/62254

... so we have to resort to rustup.

.gitlab-ci.yml: Remove tags from nmigen-soc repo

In nmigen-soc, setuptools complains:

  pkg_resources.extern.packaging.version.InvalidVersion: Invalid version: '24jan2021_ls180'

This commit is partially inspired by: https://git.libre-soc.org/?p=dev-env-setup.git;a=commitdiff;h=6b79a0fea2052a8b35a4f130a64c119983d40f3c

.gitlab-ci.yml: Rewrite git://git.libre-riscv.org URLs to https://git.libre-soc.org/

git.libre-soc.org supports git over HTTPS, so let's use it.

whoops disabled some test_issuer group tests

add SVSTATE (SVSRR0) to TRAP pipeline
involves adding svstate to TrapOutputData regspec, and a corresponding
write port to StateRegs, and adding svstate to CompTrapOpSubset

upate dsisr and dar using sync

adding fast3 SPR to Trap pipeline and unit test

new fast3 needs to be remapped to fast1 port in "reduced ports" case in core

missed that soc.regfile.util has moved to openpower.util

add SVSRR0 to FastRegsEnum

add TODO comments and cross-reference to bug
https://bugs.libre-soc.org/show_bug.cgi?id=636
TestIssuer EXECUTE_WAIT FSM needs to note that an exception has happened
and *re-execute* the instruction

note a way to see if an exception happened, in TestIssuer

add printout showing exception output from FUs

remove symlink

add links in README

more rename of exception_o to exc_o, add convenience function in TestCore
to get at all exceptions

wire in exc_o.happened into write-cancellation of LDSTCompUnit

comments, and change name of LDSTCompUnit exception_o to exc_o

remove exception from data on FUBaseData, explicitly eq() it

code-comments for LDSTCompUnit

add LDSTException class to LDSTOutputData

add option to add exception type to FUBaseData (pipe_data)

rename IntegerData to FUBaseData

comment out nc (nocache), it seems to actually work

MMU: get store to activate only when data is available, and to wait till done

disable the cache for now, whilst testing read/write corruption

use Const to define bit-length when comparing top nibble of address in MMU

mmu FSM store in dcache: only put data onto d_in on write request

return d_out.valid instead of always "ok" in MMU FSM

HACK WARNING: disable d-cache on hard-coded address 0xCxxx_xxxx
this is for peripherals

add nc argument to dcache load/store tests

quick hack to SRAM test and to dcache to enable classic wishbone

adjust dependencies in setup.py

enable issuer_verilog.py to generate new MMU/DCache config memory type

send a DMI RESET at the end of the test.
this resets DCache otherwise it contains old values from the previous test

store data in microwatt dcache goes in one cycle AFTER valid is set

dcache store test: data goes in one cycle AFTER valid/addr set up

only do dcache lookup for now

Add GTKWave documents to each DCache unit test

add LD/ST cases to MMU, which should all still work

add MMUTestCaseROM

whitespace

use new AllFunctionUnits.get_fu function

use SPRreduced to match PowerDecoder2
extend mmu_sprs to include redirection of PRTBL DSISR DAR and PIDR to MMU

missing self.

resolve DriverConflict in TstL0CacheBuffer, really bad hack

debug and stop on mmu test_pipe_caller.py

comments on dcache-to-mmu link

add a TestSRAM variant of LoadStore1, for being able to run unit MMU unit tests

add basic test_issuer_mmu.py
for running specifically with microwatt_mmu=True

add option to use new mmu_cache_wb ConfigMemoryPortInterface

hook up dcache wb_in/out to PortInterfaceBase Wishbone Record

sort out spblock 4k sram cell instance name to match coriolis2 changes

https://bugs.libre-soc.org/show_bug.cgi?id=635
turned out to be as simple as the test infrastructure setting initial
values in the wrong regfile (only a few of the unit tests set initial
values in SPR regfiles)

better reporting on gpr comparisons

set up LoadStore1 in ConfigMemoryPortInterface and hook it up in MMU

comment out adding mmu and dcache to pspec in MMU FSM

move dcache into Loadstore1

add option to disable bus forwarding on SPRs and FAST regs.
not StateRegs: that actually critically depends on access to PC through
bus forwarding

add option to enable/disable bus forwarding mode on INT regfile