Fix proof_decoder2

Delete log messages in power_fields and power_fieldsn

Minor cleanup

Add test for branch to lr/ctr

Add tests for branch instructions

Add test for rotate/shift instructions

Remove unneeded condition register decoder

Add test for cmp with register

Add tests for load/store with immediate offset

Add ld and st instructions to the reg/reg test

Add checks for the decoding of RC (the . in some instructions)

Add tests for register+immediate ops

Fix issue with decoder where a signed shifted immediate wasn't shifted
by the right amount

Factor out instruction generation and testing from simulation

Cleanup test_decoder_gas.py

Add assertions for input registers

fix silly errors in power_fieldsn.py

invert bits of field in decoder (not instruction bits)

Begin adding a test using GNU AS

Add proof that all other opcodes decode to INVALID

Fix bug where enum values weren't getting set to int

use function which reverses bit-order

comment reverse-order of bit-fields

done, bugs.libre-riscv.org/show_bug.cgi?id=261

Create SPR enum from sprs.csv

Add more to decoder proof

Begin adding proof for decoder stage 1

add comment about SPRs CSV

add comments

import absolute paths

clarify is_match manually

add exploratory unit test for partial address matching

comment out addr_we_i, seems not to be used

connect up expander output, set up is_match to check bitmap and wrapped bitmap
(crossing cache line boundary)

connect LenExpanders into PartialAddrBitmap

crossreference to bugreport

add description of how PartialAddrBitmap works

 add beginnings of link to lenexpanders

add a LenExpand class which takes a (length, addr) pair,
turns it into a bitmap of bytes that would be affected by that LD/ST

add beginnings of PartialAddrBitmap elaborate

allow over-ride of address match function in PartialAddrMatch

fix more imports

fix more imports

enable rvfi, fix imports

destarify debug

dewildcardify units

dewildcardify unitsg

sort out imports to get minerva generate working

dewildcard core.py

dewildcard cache.py

dewildcard stage.py

dewildcard wishbone.py

replace isa import

de-starify csr.py

import minerva from soc.minerva

add minerva source from https://github.com/lambdaconcept/minerva

Add assertions that instruction fields are correct

Add test for remaining bits

Add tests for DecodeOut and DecodeRC

store ra in intermediate, to avoid creation of decoding twice

add "done" signal to CompALU and LDSTCompALU to be able to select between the
two types consistently

initial test LD comp unit in scoreboard

hmmm set store latch based on go_rd_i

add ADD/ADDI test to LDSTCompUnit

amazingly got LD working on LDSTCompUnit

comments explaining what alu_hier.py does

LD appears to be working as well although there is an oddness in the gtkwave
output, data_o is not showing as changing despite the simulation
getting the correct output

whoops as simple as having inverted the LD/ST bit in oper_r

Add cases for DecodeB and DecodeC

Refactor DecodeA test

Add proof for power_decoder2.DecodeA

hmm not quite right, errr ST is working when setting op to LD... err...

get LDSTCompALU debugged a bit: ST functionality working

add comment on oper_i field

disable transparent=False for now

connect up LD to memory: set transparent mode to False.
need to check if the memory is valid one clock later

more comments for LDSTCompUnit

update LDSTCompUnit comments

try adding test memory store to LDSTCompUnit

Fix logical loop in DecodeA

Begin adding proof for decoder2

Migrate imports to use absolute imports

Fix test

sort imports on scoreboard

add __init__.py files to decoder

add __init__.py to soc

move all source directories to soc so that "import soc.scoreboard" etc is used

convert SPRs and others to Data.data/ok

convert to output reg/imm data plus "ok" flag

likewise comment out CR from decode, it is from the CR SPR regfile

take XER out of decode, it is from the CR regfile

add test conversion to ilang to PowerDecoder2, fix resultant errors

add class comments, add rtlil creator for PowerDecode2

add combined instruction and register decoder

whitespace

decode b, c, out, rc and oe

add spr decode to A

add SPR enum

start adding DecodeA

add start on power decoder2

add extra field-register sh