update submodule for ls180 pinmux, iopad vss/vdd inversion corrected

Added experiments11, base for full chip with FlexLib & LibreSOCIO.

add comment do not use build.sh

update ls180 litex interfaces

get rid of ibus/dbus/xics advanced wishbone tags

update litex direction of iopads in ls180

corona-core gap too small

increase core size yet again, shrink gap

increase core size, reduce corona gap again

reduce nc ls180 pins to match

increase chip size by 100, make chipSize closer to ring

fix clk_sel width (2 not 3)

trying to get yosys to stop destroying pll_lck_o signal

trying to get yosys to stop destroying pll_lck_o signal

update full core ls180 (actually with litex peripherals but not core)

test of litex peripherals back in (not full core)

get core size big enough to fit pads along width

remove niolib io_in/out signal, no longer needed

remove io_in/io_out from niolib experiments10

submodule update

adjust chip/core size to try to fit ls180 core/pads

add power/ground pads

update CLKSEL / PLLOCK pins for ls180

add code comments for ioring-to-niolib conversion of JSON pinspec files

start conversion of ls180 to new niolib

add io_in/io_out zero/one to help transition to new niolib ioring

messing about to get non_generated ls180.vst running again

update full ls180 core

update to "full" core

add build scripts for ls180

minor reformat of spec, whitespace

add cmos45 to mksyms.sh

Completed experiment10, adder with JTAG (dual clocks) and GPIO pads.

Added one-clock generated add.vst.

Experiment10 switched to the new chip2core module.

update non_generated add.il for convenience

add feedback shift register back in

add non-generated add.il

add jtag IO to experiment10

add JTAG test

add experiments10, to add C4M JTAG

match up power/gnd numbers with pinmux

submodule update

use new extpower/intpower and pads.useCoreSize params

reduce number of not-connected

update experiment4 to use pads.useCoreSize

submodule update

update build.sh

add really cut down version of ls180.vst

really really cut down core

submodule update

move ioring to pinmux

update to new ls180.il (no core yet) with PLL I/O and I2C

sort sys_* pad names

add I2C, allow sys_clk_i and sys_pll_48_o out

increase core.size to 27500x27500

add full core ilang file

commented-out core.size and chip.size which would allow the
full core to fit

use publicly-accessible submodule

add build script for convenience

URL of submodule pinmux needs to use ssh/port 922.

add cki and ck to clock settings

updated ls180 (no core, testing)

add sdram_dm_1 back in

iopad pads.instances mapping

worked out how to do pad instances in experiment4

submodule update

remove unused cells for now

cut out core for now to focus on ioring

cut definition of clocks back to minimum

connect up dummy "NC" pins

Makefile add chip building

add soc ioring

add link to pinmux generation for use in ioring.py

add submodule pinmux

update ls180.il which successfully (except for 18 tracks) completes

redo litex gateware

first attempt putting in litex pins instead of bare core

Use Yosys flattening for top blocks.

Configuration updated for test of HFNS.

new version of test_issuer.il

nuts.  remove div pipe, use FSM

update to latest test_issuer.il

whitespace cleanup

update to binary-addressed int regfile

whoops must use "with" on CfgCache

Added doDesignFlat.py to P&R issuer in a flat way.

Correct taking in accounts of the parameters settings.

test_issuer.il with an alternative read/write port bus structure
brings gate count down quite a lot

fix coriolis2 settings to use new CfgCache

use new "state" regfile

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

Conflicts:
experiments9/doDesign.py

Use of CfgCache. Little beautificaton of doDesign.py

find semi-suitable width for spr0, add missing int dmi signals

workaround for spr bug
https://gitlab.lip6.fr/vlsi-eda/coriolis/-/issues/23
reduce height of SPR block

rename clk/rst to coresync_clk/rst, resize height of DIV to 2000

comment out pdecode2 block for now

add coriolis_setup, fix subckt numbering

add __main__ runner

indentation and add div0 to blockIssuer