PLRU interface signals (acc_i and acc_en) were reversed
(no unit test exists for this module yet)

use bit_length rather than log2_int function in mask.py

redo grev

remove redundant comments/docs

add additional command in comment

rewrite TreeBitwiseLut to actually use a tree rather than a dict, hopefully making the code much easier to follow

move writing rtlil into do_sim

add copyright notices

email and (C) aren't required according to https://www.gnu.org/licenses/gpl-howto.html

remove unnecessary <no space here> messages

format code

input is a keyword in python

input is a keyword in python

cleanup chunk_size and list of steps in GRev

add NLnet Grant References

* moved the grev formal correctness assertions into the module
  (under the protection of "if platform == formal")
* moved grev assert on internal variable (dut._steps) inside the
  unit test process() function so that it is after the elaborate()
  which is where ._steps gets created
  (this keeps Grev._steps a private variable for unit tests only)
* added TODO comment about the copyright notice at the top of test_grev.py

more code-comments on BitwiseLut
also minor rewrite/style to avoid yosys creating large copies
of expressions (store in temporary signals).
the temp signals have the advantage of drastically simplifying and
clarifying the yosys graphviz output, making it easier to visually
inspect the correctness of the HDL

rewrite GRev. put in code-comments and some more TODOs

clean up rest of grev.py docs

clarify docs

clarify docstring

add grev test and formal proof

clean up grev

move do_sim and hash_256 to separate module

add docs

simplify lut.py

whoops just step through i not list

remove the pre-added array, remove the sub-function (sub-functions
are a bit... naff), accumulate the list on-demand, provide comments
about what that list is for

more comments
reason: understanding lambda networks (aka butterfly aka generalised-rev)
is a bit of a pig

some more hints/comments

add some comments (locations for comments to be added)

add initial grev implementation

remove unused import

fix to nmutil workaround for detecting new Simulator API
the engine argument if already provided, just use that

add a PLRUs module which selects between multiple PLRUs

add nmigen/_toolchain/__init__ as toolchain.py to avoid depending on internal API

remove redundant overrides of stuff that's aready in unittest in python >=3.7

add missing import Statement for assertRepr

change FHDLTestCase to use get_test_path

Fixes the issue with FHDLTestCase sometimes using the same directory for
different test cases, causing problems for running tests in parallel.

switch test_lut to use FHDLTestCase

format code

note about not setting the muxid in ReservationStations2

update SRLatch API to include q_int

add Array-based version of BitwiseLut, renaming old version to TreeBitwiseLut in case we need it

add formal tests for BitwiseLut

add BitwiseLut and tests

return latchregister results so that it can be further set/modified

allow name of ALU to be set in ReservationStations2

reduce number of wait states in ReservationStations2 by detecting
opportunities for sending (and receiving) data immediately.

the previous version was a 4-cycle FSM.  however it is perfectly
fine to detect, in the very first phase (as part of ACCEPTANCE),
if the ALU is already ready to accept.  effectively this combines
phase 1 and phase 2.  if the ALU was *not* ready then and only
then will a given FSM move to phase 2 (after buffering the data)

likewise, when data comes out of the ALU, there is an opportunity
to signal to the RS output that the data is in fact ready... *if*
the RS output was in fact waiting for it already.  again, this
combines phase 3 and phase 4.  again: if the RS output was not
ready, then a given FSM will move to phase 4 (again, after
buffering the data)

fixed bug in MultiCompUnit, can return to combinatorial setting
https://bugs.libre-soc.org/show_bug.cgi?id=742

wrmask was interfering by being in too many places, and it is the
amalgamation of "data ok" signals.  wrmask had to be set and left
set, in order for (unnecessary) determination of end of the requests

bugfix new ReservationStations2
it is awful - horribly inefficient - but it "works"
lots of delays.  but, it passes i.e. does not blow up or cause hanging

update ReservationStations2 to be a FSM. not a very efficient one, no
combinatorial bypass at the moment.  takes 4 cycles to get any data through.
this can be reduced to 2, later

add start of new ReservationStations2 class

add some debug output to Visitor2 (commented out)

add name prefix to PrevControl and NextControl
(useful for multi-fan-in/out)

ReservationStations - or more to the point the CombMuxIn/MuxOut -
are completely broken.  deep joy

move call to self.process onto i_data in multipipe just like in singlepipe

redo ReservationStations setup of pseudoalus

add ALUProxy to ReservationStations class

whitspace

whitespace

add deduped

move type info into doc strings, since lkcl complains that he can't read type annotations.

Closes https://bugs.libre-soc.org/show_bug.cgi?id=721

add get_test_path function from simd_signal's util.py

varname error (extz_data not exts_data)

morph exts/extz and add new "ext" function which takes shape arg

likewise replace data_o with o_data and data_i with i_data

big rename, global/search/replace of ready_o with o_ready and the other
4 signals as well, valid_i -> i_valid
https://libera.irclog.whitequark.org/nmigen/2021-08-24#30728292;
to be consistent with nmigen standards

rename run_test to run_tst so nosetests3 skips it

Remove comment sign and add correct path for nmigen intersphinx.

Add Makefile modified for sphinx

Initial addition of sphinx documentation system.

Add run of sphinx-quickstart and manual modifications of files.

update README

add OS Independent classifier

add pypi upload to Makefile

update license classifier

update for release to pypi

Allow groups to start closed

extra comments in byte_reverse function

Use "src_loc_at" to look for a suitable name in the call stack

Move the selection field function to nmutil

Make it return a new Signal, while adding the wires to a Module.
That way, it becomes explicit that the function add wires to the design.

Allow choosing a non-default solver in assertFormal

It seems that small changes can dramatically affect the speed of the
default solver (yices2), while z3 is unaffected.

Let's use the one that gives the best results.

Define default zoom level for formal engines

Implement the "submodule" attribute

When encountered, it is merged to the module path attribute, and
consumed (it is not propagated to children).

Allow applying a style to a group of signals

whoops misclassified in setup.py as GPLv3+, it is actually LGPLv3+

add LGPLv3+ license

add grant links, and record of funding under #538
https://bugs.libre-soc.org/show_bug.cgi?id=538

Zoom level is affected by the time resolution unit in the VCD file

Avoid use of "trace_bit" to print trace bits

It turns out, "trace_bit" really depends on the "trace_bits" context to
update flags. Use the normal "trace" call instead.

Add support for displaying individual bits from wide signals

Also export Passive from the chosen Simulator module

Calculate the zoom level from the clock period

use unittest.TestCase rather than FHDLTestCase

add overflow detection to DIVS

overflow shouldn't occur when calling DIVS since it should have been
detected in the code calling DIVS to properly handle edge cases.

format code

Report cxxsim selected, only when using the new API

Add a few extra imports for convenience

Run-time selecion of simulator engine

Allows alternating between cxxsim and pysim at run-time, with minimal
code changes to its users.

add extra name in plru for debugging

switch off print statements