comment out wrflag as it should already be in the fu.wr.rel logic

test against Logical (hard-coded change)

add first cut at test core

sync onto fu.go_wr_i otherwise a loop occurs

add rdmask and issue/busy setting

remove unneeded imports

use copy of FHDLTestCase

connect up write-ports from Regfiles to FUs

docstring for AllFunctionUnits

missing a fastregs write-port

update docstring on simple/core.py

move regfile/spec organiser to separate function

mention convenience variables

rename trap to use convenience variables

Undo damage done by deleting VHDL microwatt comments,
merge resolution deletion of convenience variables in
fu/trap/main_stage

collate fu-enable signals

connect up Function Unit operand subsets

forgot to add in rdflag enable

whoops, regfiles are uppercase

whoops needed a bit of a reorg of the data structure for regfile connections

hmmm got naming wrong in regfile-fu connectivity

whoops names of regfiles are lower-case

munge/redirect the regfile port based on the naming
"full" ports are the first indexed.
also only enable the read-port enable if the picker is enabled

connect read-enable and src_i to regfile ports

link up PriorityPickers on read channels

put rdspecs into a different dictionary

start putting a non-production core together,
sorting the read ports first, to get a look at them

add a simple core, not intended for production use

correct comments on regspec decode map

only select xer_xo if OE enabled

decide to elaborate Refiles *into* another class, rather than make them their
own module.  this will reduce a level of hierarchy and make access easier

turn RegFiles into module, add all regfiles to it

add a simple class containing all FunctionUnits

more work on proof_datamerger.py

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

add class containing all regfiles

whitespace

use common get_cu_inputs for CR unit tests

convert shift_rot tests to use common get_cu_inputs function

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

whitespace fix for proof_datamerger.py

reorganise ALU tests, move get_cu_inputs function to common location

worked out how to dynamically enable carry-in to ALU: test input_carry against CryIn.CA.value

correct overflow-enable flags for rdmask specs in ALU

attempt to make carry-in and overflow-enable optional on ALU

remove rdflags in pipe_data.py (redundant)

move over to using power_regspec_map.py from PowerDecode2 rather than distributed maps in pipe_data.py

move obtaining simulator data into common function for logical pipe tests

mention TODO on SPR regfile

Check completion of the sub-processes

This detects the case where busy_o goes low before the rel / go
cycle finishes.

Fixed missing nia.ok.eq(1) in OP_RFID

Fixed merge conflict by using remote changes

tidyup branch.  comments

convenience variables

FormX not FormXL

add bit more TODO

update submodule for ISA tables

convenience rename for spr pipe_data.py, consistent naming for PowerDecode2

Simplify immediate check

add more TODOs

Preliminary check of the alu protocol

Still need to check that the operand to the alu is held stable.
For now, it's more like a placeholder of what will become the full check.

Pass along the operand, in the cycle in which go is active

Fixed OP_RFID and OP_SC in fu/trap/main_stage

add some more constants and ref to POWER9 pdf

add an if for OP_MTMSR and some comments

Attempted to fix OP_RFID in TRAP pipeline

Implement TRAP instructions OP_RFID and OP_SC

argh - bad hack, detecting when there are no registers to write, in MultiCompUnit

take out unneeded code, add Settle() to see if it helps with bug

add lk field to DecodeOut2

move setting cia input to branch from get_cu_inputs function

hooray, get_cu_inputs now common to both types of tests

oooo very annoying.  there does not appear to be any difference between two set_inputs functions

add get_inputs function to branch test_pipe_caller

remove unneeded variable

Revert "ok ok - for OP_BCREG put CTR in spr2 as well"

This reverts commit 87810631b7ecbd34ad89b2853bbdb763fe003633.

ok ok - for OP_BCREG put CTR in spr2 as well

Select spr1 for bcctr - use fast_spr decoding from decoder

set up CTR and LR only on BCREG when needed

decode fast spr for OP_BCREG CTR, TAR and LR

add TODO comments for read_fast1/2

proof_datamerger: proof that output is zero when idle

argh overlapping commits on submodule (rebase did not work properly)
extra commit just to make sure it updates properly

debugging branch fast registers

Fix broken wiki version

Handle removal of spr2 field from decoder

add comment about fast1 and fast2 in branch test_pipe_caller

add regspecmap function to PowerDecode2

Fix test_bc_reg

Fix issues with test_bc_reg, wrong instruction field for CR selector

move regspec function to separate module

add in fast regs support in decoder and into regspec_decode

add 2nd write-reg for LD/ST Update mode

add write-regs encoding to regspec decoder

add read-write register numbering detection

whoops cut/paste error, creating write_ports not read_ports

whoops syntax error

add function expressing the relationship between regspecs and Decode2Execute1Type

whitespace

rename regspecs to give a consistent naming scheme
the Decode phase needs to be able to associate regspec information with
actual signals, back in Decode2Execute1Type.  the simplest way to do this
is to make the regspec register names consistent and actually refer
*to* Decode2Execute1Type signals