Only hold the decoder signals for one cycle, along with issue_i

The exception is rdmaskn, which is not latched, and must be held valid
for the entire instrucion cycle.

Test the rdmaskn control signal

The operation issuer now can drive the rdmaskn signals, and check
that the operand fetch on any masked ports is supressed.

Remove left-over comments.

The debug signals were removed in a previous commit, but the comment
lines remained.

add CR1 to power_enums

Add support for CXXSim simulation

Ignore formal verification output in the source directory

This is similarly done in other sister directories.

Allow more test cases to be run with CXXSim

skip madd, not implemented

update submodules

update submodules

Display the instruction type as a vector on cxxsim

It doesn't support enums traces yet.

attempt to split into two separate GPIO banks due to a coriolis2 compile error

Whitespace

Update GTKWave documents to work with latest cxxsim

* Hierarchy begins at "top", just like pysim
* Avoid intermediate signals, that work differently on both
* Use the new "submodule" style in write_gtkw

Write a GTKWave document to investigate why the proof fails

Use the DummyALU regspec and its corresponding OpSubset

put ls180 litex bus width back to 32 bit temporarily

argh issue with yosys ABC

add 3 more 4k SRAMs, change WB bus width to 64 in ls180 litex

Fix signal names: go/rel -> go_i/rel_o

Fix some typos and whitespace

Port the DummyALU test case to the new parallel issuer

In the process, fix its OpSubset to be consistent with the one which is
really used by this ALU.

This required adapting the issuer, to cope with the absence of some fields
in the OpSubset.

Results are now a list, so "expected" should follow suit

Parameterize the issuer on the number of operands and results

This allows reuse for the DummyALU, which has three operands, but is
otherwise similar to the ALU in terms of operations.

Also, the issuer now creates the producers and consumers.

Refactor the ALU operation issuer into a class

This allows sharing its code with other similar test cases.

Port the ALU test case to the new parallel test style

Mostly copy & paste from the Shifter, but using the operation spec
for the ALU.

The producers transaction count will fall behind on zero_a and imm_ok
executions, so these counters were added to the invariant check.

Add a GTKWave document to the ALU test case

simplify litex-core wishbone interfaces

Separate input and output ports by color

Explain the test cases

Separate individual traces for each rel_o/go_i port

Use the new "bit" attribute to select individual bits from the
wide rel_o/go_i signals.

testcase for dcbz

Add a transaction counter to producers and consumers

By comparing counts, we assure no data is duplicated or dropped.

add class LoadStore1(PortInterfaceBase)

Implement ResultConsumer and port the Shifter unit tests to it.

Move the DUT driver to within the test case process

This reduces verbosity, as parameters are replaced by local variables in
the external scope.
Another way would be to save the parameters in a class, and transform the
function into a method.

Fix and enable the regspec test for the Shifter

1) use correct names for the Shifter ports in the regspec
2) migrate to the new OperandProducer
3) add the test on __main__

sigh, direction wrong in IOtypes litex core

reduce number of nc in ls180 to 24

reduce clkcsel ls180 width (2 pins), rename pll_18 signal

rename and add pll lock signal to ls180

rename ls180 litex pll_48 output to pll_18

add enable/disable arguments (not ideal but it works) to issuer_verilog.py

remove io_in/out now it is not needed for niolib

dcbz and tlbie first test, still incomplete

fu/mmu/test/test_pipe_caller.py test case for mfspr

add build commands to Makefile for versa ecp5

submodule update

remove ClockSelect module, use DummyPLL

add separate DummyPLL module, according to API discussed at
https://bugs.libre-soc.org/show_bug.cgi?id=155#c21
;

mmu fsm testcase: add check_fsm_outputs based on function from soc/fu/div/test/helper.py

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

mmu/fsm: test case for mtspr

update submodule

fixed a bug in src/soc/fu/mmu/fsm.py

sigh sorting out litex pin-connections to sdram

move back to 3.3v on X3 VERSA ECP5 connector

MMU: begin test case for 'dcbz'

fix broken unittest after installing power-instruction-analyzer

swap jtag pinorder to match ulx3s

change LVCMOS level on versa ecp5 jtag to 2.5v

Add a check for liveness.

There was already a check for the correctness of the results, but there
was no guarantee that any result would be produced at all.

versa_ecp5.py add 4 arbitrarily assigned gpio pins to be used by
Libre-SOC JTAG interface on ulx3s

Check that the read and write counters differ at most by one

This will assure there are no dropped work items.

Remove stray comment

It was part of a code block that was removed.

add JTAG extension to versa_ecp5 then we can use it

Implement an operand producer that talks the rel_o/go_i handshake

It can be instantiated once for each operand port, working in parallel
with the main test-bench process.

submodule update

Create a GTKWave document for the test ALU unit tests

add query about cross-domain on the JTAG enable of WB
https://bugs.libre-soc.org/show_bug.cgi?id=520

add detection and disable of Instruction Wishbone based on JTAG command

add detection and disable of LoadStore Wishbone based on JTAG command

add JTAG enable/disable of wishbone to TestIssuer

add means to JTAG interface to enable/disable "stuff"  currently just WB

versa_ecp5 adds ability to build and load for ulx3s85f, fixes testgpio
feature

fix up asserts (check correct pads/cores)
https://bugs.libre-soc.org/show_bug.cgi?id=511#c12

s/alu/fsm/g

test case for FSMMMUStage

use random.seed to generate repro cases of the two different failure
modes of test_icache()

experiment swapping dummy trap stage over to input

re-enable tests

manually run coresync clock for test issuer

set defaults in pspec

update submodule

add extra (test dummy stage in trap to see if combinatorial latency is reduced

add LGPLv3+ notice and add copyright holders

add commented-out connection to JTAG in ECP5 litex

wrong pspec variable in selecting pll clock

sorting out missing clock somewhere

use "enable" and set default actions in getopt

add extra variant to litex core

syntax error

disable gpio in litex core

enable/disable litex irqs based on variant name

Makefile develop, when running setup.py develop specify --user so admin
access is not needed

issuer_verilog.py update to use commandline args using argparse, fix
formatting

move pia from install_requires to test_requires

litex/florent/versa_ecp5.py add arg --fpga [versa_ecp5|ulx3s85f] default
of versa_ecp5, to build for different fpga targets, fix whitespace,
delete ulx3s85f.py as it's no longer needed

fix ModuleNotFound/Import errors found when running pytest, just due to
things being renamed and not kept in sync

update gitlab ci