remove extraneous comments

testing 64-bit wishbone bus after 32-bit *still* fails ECP5 memtest *sigh*

typo fix in test_l0_cache_buffer2.py

dcache.py fix asserts, use backslash and two strings, one per line,
fixes rest of https://bugs.libre-soc.org/show_bug.cgi?id=469#c2

dcache.py replace functions that return signals with constants, generate
ranges from constans instead of same functions returned signals, remove
default values from function args, fixes most of https://bugs.libre-soc.org/show_bug.cgi?id=469#c2

wb_types fix typo

connect TestCachedMemoryPortInterface to LDSTSplitter

get litex sim enabled with 32-bit wishbone bus

ld/st bus reduction test operational

first test of down-converted load/store from 64 to 32 bit

first test of down-converted load/store from 64 to 32 bit

add in WishboneDownConvert into LoadStoreUnitInterface

comment formatting

remove default values

just range(the_constant)

MUL pipeline WIP: mullw and mullwu covered.

MUL pipeline: account for overflow flags.  WIP

Merge branch 'master' of git.libre-soc.org:soc

dcache.py commit today and yesterday's progress (sorry for the delay,
unexpected circumstances led me to not be able to commit yesterday)

MUL pipeline proofs: mulli / mullw WIP.

MUL pipeline proof: muldw(u)

MUL pipeline proof: signed mulhw

start wiring TestCachedMemoryPortInterface

testcase refactoring

add new class TestCachedMemoryPortInterface

bugfix wishbone downconvert using wb sram 64-to-32 test

add a wishbone upconverter

rename and document fields in shift_rot proof

comments in dcache

more subtle interactions between wishbone bus when there are delays,
LD/ST CompUnit and PortInterface

bit of a reorg of mul proof, tracking down missing
Assume op.is_32bit == 0 for OP_MUL_H32

move long mul tests to separate unit test

use "Mask" class which is more gate-efficient than (1<<x)-1

WIP: OP_MUL proofs started.

I am out of my league.  Cannot figure out how to make proof pass.
Committing latest incarnation of proof code.

set up StageChain of 3 mul stages

fu/mul/test/test_pipe_caller.py test case_all_rb_close_to_ov change rb
dividend from randint(0,1) to randint((-1 << 31), (1 << 31) - 1)

add testcase for LDSTSplitter using PortInterface

fix spr state test

add comment in dcache.py

dcache.py commit today's progress on translating dcache.vhdl

Create file experiment/wb_types.py to mirror microwatt wishbone_types.vhdl

move Mask to nmutil

turn SelectableInt less/greater into signed versions.
may have ramifications as use of these operators assumes
unsigned

use longer memtest in litex sim

adjust litex bios cmp test

fix signed variants of cmp in alu

add new cmp test for alu

use shift module in mmu. to be moved to nmutil

mmu.py fix formatting 80 char limit

attempting to track down bug in litex bios memtest

read delay on getting regfile data

limit debug reporting in litex sim to range of pc

cmp test from litex bios

remove vhdl comments

use simple one-line mask-generation

fix LD/ST pimem issue with rising_edge detection

missing vars, spelling corrections

big reorg, shuffle code to functions, makes the FSM clearer

spelling error, move perm_ok to local

more comment removal

more remove comments

removing more comments, tidyup

restore incorrect removal of zero-Cat at LHS (should never do that)

continue tidyup, comment removal/review.  use byte_reverse function

fix batch of syntax errors found by running mmu.py

begin tidyup, removing comments after line-by-line review, remove MMU1, self.

Merge branch 'master' of git.libre-soc.org:soc

mmu.py fix Cat() semantics fixes https://bugs.libre-soc.org/show_bug.cgi?id=450#c51

thanks to daveshah, added simulation of dram
https://github.com/litex-hub/linux-on-litex-vexriscv/issues/84

this allows to track down a bug in the DDR3 memory test which is also
occurring in the FPGA version

mmu.py fixes https://bugs.libre-soc.org/show_bug.cgi?id=450#c54

mmu.py fixes https://bugs.libre-soc.org/show_bug.cgi?id=450#c53

mmu.py fixes https://bugs.libre-soc.org/show_bug.cgi?id=450#c52

rather big change to interaction between regfile and compunits on read
regfiles are now sync-delayed by one clock from "ren".  this means that
a read-request has to be fired off then excluded from the PriorityPicker,
whilst waiting for the output to arrive on the next clock.  *then*
the "go read" signal can be fired, which gets the data (arriving 1 cycle
late from the regfile) "in sync" with its "go read"

clear compalu data latch always on issue

Demonstrates string traces

When declaring a Signal, you can pass a custom decoder that translates
the Signal logic level to a string. nMigen uses this internally to
display Enum traces, but it is available for general use.

Some applications are:
1) Display a string when a signal is at high level, otherwise show a
single horizontal line. Useful to draw attention to a time interval.
2) Display the stages of a unit test
3) Display arbitrary debug statements along the timeline.

Demonstrates adding extra debug signals traces to the dump file

At simulation time, you can declare a new signal, and use it inside
the test case, as any other signal. By including it in the "traces"
parameter of Simulator.write_vcd, it is included in the trace dump file.

Useful for adding "printf" style debugging for GTKWave.

Demonstrates creating stylish GTKWave "save" files from python

This is inspired on the use of the vcd.gtkw module in nMigen, used
internally to create "save" files of selected Signals, for
"Simulator.write_vcd".

However, the vcd.gtkw module exposes a great deal of extra possibilities,
like:

1) Individual trace colors.
For instance, use different color styles for input, output, debug and
internal traces.
2) Numeric bases besides the default hex.
3) Collapsible trace groups
Useful to hide and show, at once, groups of debug, internal and
sub-module traces.
Select the opening or closing brace, then use the T key.
4) Comments in the signal names pane
5) Change the displayed name of a trace
6) Sane default for initial zoom level
7) Place markers on interesting places
8) Put the generating file name as a comment in the file

remove latchregister, use sync to capture compunit results

ha! "state" (pc, msr) not properly passed to core

drop in insn_state synchronously in issuer, at same time as insn

submodule update

hrfid unit test sets up HSRR0 and HSRR1

bad hack to get HSRR0/1 to be "same" as SRR0/1

bug in isa parser not recognising MSR as declared variable

hack to get hrfid not to alter msr 51

stop trying to read swap files

sync on alu results in compalu

update submodule, add hrfid

update submodule, add hrfid

finally, fix decoder combinatorial loop

fix test_compunit.py after moving decoder rdflags function

add hrfid unit test

sync up the core decode-execute state,
fix bug when pulling reset

move instruction decoder out of core

move regspec / rdflag decoding functions out of PowerDecode2

sort out instruction stop/cancel when adding a new issuer FSM state

put multi-ports back (for read) on int and fast regfiles

reduce decoder pathways when exception occurs

divide shiftrot pipeline into 2 (simple last)

divide alu pipeline into 2 (simple last)