argh, nsxlib cannot cope with 3 clocks!

add vss/vdd as pins, gets the net into the VST

set power type in fake pll vdd/vss

whoops, fake pll/mem need vss/vdd

whoops naming pads different from nets is important

sigh trying to find the right clock line

more comments

comment about por_clk

correct clock name for H-Tree in ls180
use por_clk not core.por_clk
this is the output from the PLL

sort out clock names in experiments10_verilog

add coresync_clk to list of HTree

add dummy pll to experiments10_verilog

set various clocks to use H-Tree

add dummy (fake) PLL to experiments10_verilog for testing

Updated experiments12 for the latest Coriolis.

* To serve as a test bench for the reamining diode insertion
  problems.

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

Updated configuration suited for experiment9/tsmc_c018.

* Typo in coriolis2/settings.py (extra 'e' in blackboxNames parameter).
* Disable blackboxes generation in TSMC, they are directly supplied by
  the FlexLib DK.
* Strip the Makefile from unusable targets in real mode.
* Update doDesign.py for the latest Coriolis (H-Tree).

add 4ksram recon script in tsmc_c018 as well

add build_full_4ksram_recon.sh to copy over Staf re-connected PLL

rename sys_clk to sys_clk_0 and rename ref_clk to sys_clk
this restores ls180 module to minimise changes

Reroute clk so PLL output clock is used as sys_clk.

Duplicate file before patching for clock rerouting.

rename ref in fake-pll to ref_v

update libresoc.v to use sys_clk for main core

change ref to ref_v in PLL (keyword)

set other nets to input in fake 4k SRAM cell

add TODO into tsmc_c018 coriolis2 settings.py

update libresoc.v

set fake-mem LibreSOCMem output q as a Net Output

set fake PLL Master Cell directions explicitly

clk_sel_i in TestIssuer was one bit not 2

remove sram4k wb err (unused anyway)

appears to be missing libresoc from NETLISTS in Makefile

attempt better grid alignment for fake cells

change cell sizes to grid layout (?)

increase not-connected pads by one

add fake pll symlink

rename pll out signal to out_v in "fake" pll cell

rename PLL out to out_v in test_issuer

rename pll blackbox out to out_v

disappearing signal from pll, attempt to get it back

remove "*" net from fake-pll cell, it ends up in the vst file

round to 0.135 cell grid?

rename cell to "real_pll" to avoid conflict with cell also named "pll"

add dummy/fake/ghost PLL blackbox cell
to nsxlib experiments9.  based on the dummy/fake/ghost/symbolic
LibreSOCMem previously created
the cell is completely empty, the only important thing is the *existence*
of the cell and its I/O connections

rename PLL pad names

correct PLL names

re-add 4k sram

annoying rename of pll analog pin

manually rename ls180sram4k module to ls180

submodule update

update PLL to use submodule Instance

do an SRAM search by looking for matching along the path
goodbye explicit yosys ids!

4k sram build

use "make view" not "make vst"

add fake LibreSOCMem library to freepdk_c4m45

add symlink to "fake" LibreSOCMem

enabling experiments9 new LibreSOCMem fake blackbox SRAM

using renamed (single) spblock_512w64b8w

using new single spblock_512xxx in experiments9

add complete series of pins onto fake SRAM

first experiment creating a LibreSOCMem library with a cell real_mem
based on FlexLib

create function which pre-creates the blackbox cells
use it to create createPLLBlackbox, not called yet

name everything back to spblock_512w64b8w now that missing blackbox
cell issue has been found

rename spblock modules to just straight spblock_512w64b8w after
JP sorted blackbox module loading

also add createSRAMblocks to freepdk_c4m45

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

Management of SRAMs block at Coriolis devel.

Sub block instanciating the real SRAM are added on the fly to the
Yosys blackboxes spblock512w64b8w_X. Must be done *before* ls180
loading.

add vbe spblock models to non_generated and build scripts

shrinking regfile sizes some more

add blackbox attribute to spblock512*.v

also add blackboxes spblock512* etc.

add copying over of spblock*.v and pll.v to build scripts

submodule update

Correct setup for experiment9/freepdk_c4m45, restrict to 6 metals.

update submodule

cleanup mksyms.sh to include FreePDK_C4M45

add export of PDKMASTER_TOP to experiments9/freepdk_c4m45

correct relative link to FreePDK45_c4m45, use submodule
add note about remembering to run git submodule

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

Forgot to update experiments9 doDesign file for FreePDK 45.

Keep in synch with the latest Coriolis. SRAM models in lowercases.

Correct settings for experiment10_verilog & FreePDK45.

make placement of SRAMs optional, and PLL as well, in experiment9 freepdk45

manually comment out pll and sdcard pins

experiments10_verilog/freepdk_c4m45: Add link for add.py.

Top layer -> metal6

experiments9/freepdk_c4m45: Reduce core size.

With a core size of 1.5x1.5mm the effective space margin is 20%.

add SPBlock512 instance generator

code-comments

add two SRAMs, document how to do more

argh, found the blackbox problem: yosys is "doing the right thing" and
identifying spblock as a cell (there are 4 used, therefore it gets identified
as a cell).
also because the blackbox is empty, yosys is optimising it out.
therefore, solution: put something (q = d) into the blackbox, and make
4 each with different names.
yes, it is awful, but it works

try renaming spblock without the underscore

try changing layout of blackbox spblock_512w64b8w

experimenting with blackboxes

rename spblock_512w64b8w, and vco_test_ana for pll

rename blackboxes to lowercase, spblock_512w64b8w, pll

update ls180 sram4k

add yosys BLACKBOX SPBlock_512W64B8W - still blif2vst.py complains

must use VST_FLAGS uniquify uppercase