add alignment (just in case) to fadd sv elwidth test

additional sv flw elwidth tests

still experimenting with sv flw elwidth unit test

add 32-bit FLW unit tests

add alignment on testdata

add extra fp16 fld tests

add 32-16 fld unit test

working on sv fld elwidth variant

add sv fld elwidth test

add unit test for fp16 2-packed

working towards sv fp elwidth

test of fp16 elwidth

add fp add elwidth single-precision test

add comment string

add extra unit tests

add VL arg to macro

add isvec args to test elwidth macros

add sv store elementwidth test

add extra ld elwidth tests, add #defines for elwidths

add extra tests, change data (unsigned in places)

add sv_ld_elwidth test

add in TODO list

extend addw bitwidth test to 3 registers

put in stuff that should not be overwritten

put a5a5... into addw elwidth target registers to test if it gets
overwritten

correct addw elwidth test

sv addw variable elwidth unit test

sort out registers and add extra unit tests for add-variable-elwidth

add sv_add_elwidth unit test

modified VL and MVL CSRs to range from 1-XLEN rather than 0-(XLEN-1)

add sv vectorised predicated beq test

alter unit tests to match change in CSR table format

add cleanup and comments to sv lwsp pred test

add predicated version of c.lwsp sv unit test

add 3rd register to c.swsp

add 3 registers to sv c.lwsp

add s.swsp sv test

add sv c_lwsp unit test

whoops overwrote x2

add twin-predicated sv c_mv unit test (no zeroing)

add sv c.mv twin-predication unit test

actually sv vector-vector add worked fine

(forgot to set CSR on 2nd register)

add rv64ud sv fadd test, shows flaw in loop for 3-arg operands

add vector-vector sv add

add sv addi predicated unit test, including inversion and zeroing

add extra sv test comments

update sv test comments

add sv scalar src test which highlighted flaw in spike-sv

add redirection sv unit test

augment sv_addi test using macros

add first unit test for simple-v

bump env

Assert if HiFive1 program is too large.

Put debug test stack in data instead of text

Merge branch 'tommythorn-master'

RV64 s{ll,ra,rl}w tests with non-canonical values

Revert "breakpoint.S: Don't assume trigger is hardwired to breakpoint (#158) (#159)"

This reverts commit 901a2694d5384e4ef9af8e4fb0c9a07eb24d0028,
under the advisement of @tommythorn in #158.

breakpoint.S: Don't assume trigger is hardwired to breakpoint (#158) (#159)

Merge pull request #156 from riscv/PrivChange

Reset address translation/perms before PrivChange

Fix CustomRegisterTest.

gdb in riscv-tools doesn't automatically create a "custom" group like
mainline gdb does.

Add test case for `riscv expose_custom`.

Only works against spike, where I've implemented some custom debug
registers to test against.

Reset address translation/perms before PrivChange

We already did this for PrivTest.

Hopefully solves #155, but I haven't been able to reproduce it.

Neuter TriggerStoreAddressInstant

Now that OpenOCD can tell gdb exactly which watchpoint was hit, this
test exposes another problem:
https://github.com/riscv/riscv-openocd/issues/295

For now neuter the test so the testsuite can still be useful.

Make pylint happy.

Temporarily disabling PrivChange test

@timsifive we are debugging intermittent failures.

Make pylint happy with change d1d2d953b5016b465.

Get all of the log into the final log file

This allows me to see the final valgrind output on OpenOCD, so I can
watch for memory leaks when using --server_cmd "valgrind
--leak-check=full openocd".

Merge pull request #153 from dmitryryzhov/rtos-switch-active-thread

Add debug test, which checks that openocd correctly switch active thread on any hart halt.

Merge branch 'master' of https://github.com/riscv/riscv-tests

Disable MulticoreRunHaltStepiTest

It's failing (intermittently?). See eg.
https://travis-ci.org/riscv/riscv-tools/builds/418928412?utm_source=github_status&utm_medium=notification

Add debug test, which checks that openocd correctly switch active thread on any hart halt.

Changing the register mstatus is read into (#152)

The mstatus reading overwrites the expected user mode cause value.

Revert "Fix to solve the failing tests shamt, csr and scall (#151)"

This reverts commit 31a91823b7c7becacd06c9c32e44180eea5e4fe7.

These changes should be made to the test environment, not the tests
themselves.

Fix to solve the failing tests shamt, csr and scall (#151)

* making mtvec_handler global

* Adding the pmp configuration inst

The PMP config instructions are added as the test jumps to user mode

* Adding pmp config inst

Adding pmp config instructions as the test jumps to user mode

* changing to PMP macros

* changing to PMP Macros

* moving the #endif after pmp initialization

* Removing the unwanted label

making mtvec_handler global (#150)

Add jump/hbreak test.

Check that SC yields the load reservation

https://github.com/riscv/riscv-isa-manual/commit/03a5e722fc0fe7b94dd0a49f550ff7b41a63f612

rwatch/watch on explicit address

Newer gdb requires more debug info in order to "watch data" in this
test. I'm not sure how to make that debug info happen, so instead we
tell it the address to use.

Add reproduce line to the end of debug test logs

Merge pull request #141 from riscv/mrhstest

Fix MulticoreRunHaltStepiTest

Fix MulticoreRunHaltStepiTest

The test actually wasn't checking interrupt counts at all. Fixing it
required some other changes:
Make sure all harts get to run
Add some retries, since on a loaded machine against spike both harts
might not get to run, even if you give spike a generous amount of time
to do so.

Merge pull request #139 from riscv/debug-tests-more-single

Mark more Debug tests as "Single Hart"

Merge remote-tracking branch 'origin/downloadtest' into debug-tests-more-single

Make DownloadTest properly park other harts.

debug: remove some unintentionally added newlines

debug: Fixing the non-RTOS behavior for DownloadTest

debug: mark more tests as single-hart tests

debug: output some more useful info into the post-mortem data

[rv64ua/lrsc] Initialize memory read out. (#135)

* [rv64ua/lrsc] Initialize memory read out.

Even though the load contents are discarded, this un-initialized memory value
can lead to a divergence for co-simulation between two different RISC-V designs.

* [rv64ua/lrsc] Use .skip instead of .align.

Fix formatting to make pylint happy.

Merge pull request #132 from riscv/debug-clear-satp

debug: need to clear satp before changing priv

debug: need to clear satp before changing priv

ISA Manual does not require this register to be reset, and attempting to execute code with VM on when VM hasn't been set up is going to just lead to sadness.

Merge pull request #125 from riscv/debug-delete-sim

Delete E300Sim.py

Merge pull request #130 from riscv/trap_entry_align-1

debug: add missing align directive on trap_entry

debug: add missing align directive on trap_entry

Fix race when making logs directory

Delete E300Sim.py

This file is wrong (the .cfg file isn't right) and not used by anything.

Merge pull request #123 from riscv/gdb_timeout

Compute gdb command timeout based on ops estimate

Compute gdb command timeout based on ops estimate

The caller of gdb.command() should estimate how much work gdb needs to
do, and testlib then scales this up proportional to the general gdb
timeout we configured. This hopefully allows us to configure a tighter
timeout, so we don't have to have a multi-hour timeout just for
something that takes long like `load` on a really slow simulator.

Hopefully this addresses #122.

Fix #120: Instructions 'sll' are replaced with 'slli' in rv64ui/slli.S (#121)

Use `gdb_report_register_access_error enable`