icache.py add some missing lines from icache.vhdl, add sram for sim, fix
bug due to main state machine being indednted one level to far an thus
not triggered properly

mem_types.py wb_types.py add name constructor to all RecordObjects

icache.py fixed all errors that raised python exceptions, now runs sim, sim doenst work properly, time to use gtkwave to debug

Fix whitespace, remove unused imports

brackets round imports looks cleaner?

add jtag c4m pins which gives us a way to connect IO pads for JTAG debugging

Use nmutil simulator module to simplify choosing among engines

cs_n and cke in sdram need to match in length

change litex sdram pinouts to ASIC type

redo litex SDCard to send out data/cmd o/i/en pins

sort out GPIO with i/o/oe in ls180

add ls180 pinmap text file

attempt GPIO bi-directional

add I2C master to ls180

add 2 PWMs (quick, easy to do)

move dmi_sim to separate module

update submodule url

Revert "disable pia in div tests"

Bug #497 resolved as invalid

This reverts commit 05b9baec72be4ef56de2ed56ec12cbf5f7f0eefe.

add openocd.cfg experiment

create a JTAG platform and connect it up.  jtagremote is actually running

add jtagremote to litex sim, add new "variant" to core.py for jtag

link litex ls180soc JTAG pads

add jtag wishbone and jtag ports to libresoc litex core.py

add jtag interface to issuer_verilog

add sys_rst to Clock Reset Generator

add JTAG IOpads and rename rst to sys_rst

add similar platforms to ls180.py

add JTAG bus module

split out dmi2jtag into own unit test

submodule update

Port soc.experiment.alu_fsm to the new way of invoking cxxsim

To use cxxsim, export NMIGEN_SIM_MODE=cxxsim from the shell.
Be sure to check out the cxxsim branch of nMigen, and update yosys to the
latest commit as well.

To use pysim, just keep NMIGEN_SIM_MODE unset. This should be backwards
compatible to old developer versions of nMigen.

Alternatively, when using a recent developer version,
export NMIGEN_SIM_MODE=pysim.

disable pia in div tests
https://bugs.libre-soc.org/show_bug.cgi?id=497

add MMU (commented out)

add missing file

add quick wishbone jtag test

experiment set dmi msr read

add DMI JTAG test

add JTAG basic unit test

arg complete rewrite of JTAG2DMI, based it on staf (chips4makers) WB

Add induction proof for the FSM Shifter

Add bounded proof to FSM Shifter

In the process, fix an off-by-one bit size bug.

Let the formal engine create some test cases for the FSM Shifter

resolve issues in async sim: must not drive async clock from sim.add_clock

still experimenting with async FF sync

continuing async clock experimenting

add an async clock synchronizer experiment

first version code-morph on dmi2jtag

add pc_o not connected

set ROM to empty, set SRAM to tiny 0x200, get things working first

Remove demonstration code

This was moved to nmutil.test.example_gtkwave.

urk. wishbone slave devices declared incorrectly (I/O inverted)

disable internal RAM set SRAM to much smaller

shrink size of SRAM to 8k, move things around

add (disabled) tri-state GPIO

remove the gpio peripheral which was previously hard-linked to interrupts

add 3x EINTs to ls180soc

add SPI, sdcard, preliminary GPIO to ls180 pinouts

argh got fed up trying to shoe-horn into sim.py

can remove unneeded overrides of Prev/Next Control

add divwe regression test case

re-enable test case -- no longer goes into an infinite loop

fix bug #492

replace sim._state.timeline.now with sim._engine.now

add versa ecp5 fpga litex build script

complete first translation pass of dmi_dtm_xilinx.vhdl into nmigen,
different sync domains indicated as 'sync = m.d.[SYS|JTAG]_sync', left
some parts undone, didn't rearrange or clean up so Luke can easily
compare with original

make a start on LS180 platform

initial commit of JTAGToDMI debug interface translated from
microwatt/dmi_dtm_xilinx.vhdl

add template file/starting point (copy of litex/boards/platforms/ulx3s.py) for asic platform that derives from generic platform for 180nm
tapeout

add back (totally confusing) accidentally-removed code due to use of "types"
(which should not be placed in the .py file, they should only go in a .pyi)

instantiate MMU from AllFunctionUnits

do not need FAST regs in MMU

comment mmu test

add edge-triggering to dcache/mmu "valid"

add set MTSPR prtbl to mmu unit test

add OP_MFSPR to mmu

use convenience vars

add OP_TLBIE to mmu fsm

add OP_DCBZ to mmu fsm, needs RA to be added to MMU pipe_data

add MMU MTSPR connection into FSM

add in MMU and DCache into MMU FSM

moved PLRU to nmutil

add mmu fsm

remove more (confusing/spurious) types, should be in .pyi file

remove more (confusing/spurious) types, should be in .pyi file

remove more (confusing/spurious) types, should be in .pyi file

removed (confusing/spurious) types, should be in .pyi file

add MMU FunctionUnit

mmu uses RB, go with it

add OP_TLBIE

add mmu initial pipe_data.py

add extra "modes" to PortInterface

syntax error correction

add inline comments into icache.py

icache.py add missing funciton bodies, add missing return statment, fix
variable names, fix typos

increase TLB_NUM_WAYS to 4

vhdl conversion not really working for plru

add array signal names

rename plru input

rename plru input

reorg mmu lookup test so it is called twice