wrong width for data / addr

connect up WB SRAM to dcache test

start on dcache test

missing comb +=

missing maybe_tlb_plrus

WAY_BITS not TLB_WAY_BITS

whoops new node not to be calculated at end

try to get better DTLBUpdate

simplify dcache pending

move dcache pending test to separate module

more error correction in dcache

use module for TLBUpdate

add brackets round if & in dcache

icache.py add test_icache and icache_sim derived from icache_tb.vhdl

Merge branch 'master' of git.libre-soc.org:soc

icache.py fix spelling, syntax

simplify read/write pte

eek, big sort-out of syntax errors in dcache.py, now generates .il

icache.py rearrange the code within the base class ICache

starting on dcache syntax errors

add PLRU microwatt conversion

add function calls to construct dcache

correct some errors introduced in dcache.py

add docstring for PowerOp class

more laborious line-by-line checking of dcache.py conversion
a subtype integer range 0 to NNN needs a Signal to be declared of
*log2_int(NNN)* not Signal(NNN)

icache.py complete first translation pass of icache.vhdl

add PowerDecoder explanation

bit of a mess, trying to get PowerDecode to not create empty subdecoders

subset columns for PowerDecoder - bit of a mess (done by hand)

create a special subset of Decoder Record for storing "main" decoder info
this has to store Trap info however everything else is optional

pass in state into PowerDecode2, save on eqs and wires

give Decode2Execute1Type in core a name

argh, somehow EINT check got moved out of if/elif block

capture trap / irq conditions in flags for debug purposes

pass in CoreState to PowerDecoder rather than eq a copy of it

whoops trap address being set in wrong Decode2ExecuteType object

add cxxsim option

use PowerDecoderSubsets for FUs, except for TRAP which uses the main one
this because the TRAP gets rewritten

add per-FU PowerDecoders.  should now be subsettable

create eq_from function based on eq_from_execute1

debug print statement in eq_from_execute

oe_ok renamed to oe, needed in regspec_decode_read

add insn and fn_unit to CompLDSTOpSubset

add pspec and opsubsetkls to CompUnits

icache.py commit translation progress, about one third left

make immediate decoding optional on-demand

whoops spelling mistake outOut_carry not outPut_carry

convert mul test to use Power Decode subset

convert shift_rot to subset decoder

convert branch test to PowerDecodeSubset form

convert CR to PowerDecodeSubset format

bit of a big reorg of data structures

ALU test_pipe_caller.py is now testing with a subset PowerDecoder2
and the field names need to change to match up.

split out PowerDecode2 into PowerDecodeSubset

large stack of moving stuff around in dcache

adjust indentation of dcache_slow

more dcache translation

add start on cache_ram.vhdl to nmigen conversion

more dcache translation

allow Decode2ToExecute1Type to take an opkls argument

whoops truncated the mb and me fields

minor reorg on PowerDecoder

comment, nothing unusual when Trap Type is DEC

decoder immediate b split out to DecodeBImm

decoder immediate a split out to DecodeAImm

add row subset selector for PowerDecode.
allows functions to be used to create subset decoders

add row_subset (doesnt do anything yet)

pass col_subset throughout PowerDecoder

reorganise PowerOp to be dynamic

reorg of PowerOp to be able to dynamically subset it

grr, autopep8 messing up

copy dec SPR into decoder cur_state

add reset option to Register

wark-wark, fast regs is binary-addressed

add unit test for slow SPRs (SPRG0/1)
add test mapping for slow SPR numbers

minor code-munge on SPR-to-FAST mapping

use with subTest in spr unit test

redo generation of microwatt.v from litex

add comments for DEC / TB

add a DEC/TB FSM to TestIssuer

this operates on alternative cycles, because it reads/writes from the
Fast Regfile directly

move DEC and TB from StateRegs to FastRegs for several reasons
first: SPR pipeline already has fast1 read/write
second: a new DecodeStateIn/Out object would be needed
        instead just add FastRegs.DEC/TB to DecodeA/Out
third: there is probably a third somewhere

add DEC SPR to CoreState and PowerDecoder, activate 0x900 interrupt

add DEC and TB to State regfile

add DEC/TB SPRs to spr pipeline

add comments on MSR read

move GPIO IRQ to 15 to match microwatt modifications

hmmm XICS data being asserted on wb bus for too long

argh missed a VHDL "&" translating to Cat

reduce XICS address lookup by 2 bits

MSR read in INSN_READ only occurs for 1 cycle

sync on ICP eint

connect XICS core irq to Decode2 eint

whoops, combinatorial loop on pending_priority

use stbcix in test

XICS addresses in words: divide by 4

whoops, ICS in litex sim needs to be 0x1000 size region

add lwzcix unit test

increase wishbone address width to 29 for xics and gpio
this may not be exactly correct, have to see how it goes

submodule update

add simple GPIO wishbone bus to litex sim.py

add stbcix and lwzcix to power_enum list