soc/cores/cpu/zynq7000: add enet0, enet0_mdio, sdio, sdio_cd and sdio_wp only when configured in EMIO mode

Merge pull request #623 from Dolu1990/vexriscv_smp

cpu/vexriscv_smp Add --with-coherent-dma  --without-coherent-dma

cpu/vexriscv_smp Add --with-coherent-dma

integration/soc/add_sdram: update rules to connect main bus to dram.

Requires connection when CPU does not have memory buses of when CPU has memory buses
but no DMA bus.

cpu/vexriscv_smp: fix args_read.

cpu/vexriscv_smp: cleanup, fix coherent_dma connection.

Merge pull request #622 from antmicro/fix_connectors

arty: Change USB-uart and I2S Pmod configuration

soc/interconnect/axi: minor cleanups.

interconnect/stream: set default AsyncFIFO depth to None and add depth parameter to ClockDomainCrossing.

arty: Change USB-uart and I2S Pmod configuration

This makes it compatible with the Arty A7 expansion board by Antmicro
(https://github.com/antmicro/arty-expansion-board).

interconnect/csr: add CSR registers ordering support.

The original CSR registers ordering (big: MSB on lower addresses) is not convenient
when the SoC is interfaced with a real OS (for example as a PCIe add-on board or
with a CPU running Linux).

With this, the original ordering is kept as default (big), but it can now be switched
to little to avoid software workarounds in drivers and should probably be in the future
the default for PCIe/Linux SoCs.

soc/interconnect/csr: improve ident.

integration/soc: add expection on decoder when full address space is mapped.

wishbone: revert default adr_width to 30.

tools/litex_json2dts: add missing copyrights.

setup: add litex_json2dts to console_scripts.

Merge pull request #620 from antmicro/add_litex_json2dts

Add Linux DT generation script

build/sim/config: add default_clk/default_clk_freq parameters for retro-compatibility with previous API.

build/sim: use json_object_get_int64 instead of json_object_get_uint64.

json_object_get_uint64 does not seem supported with old json-c versions.

Merge pull request #619 from antmicro/jboc/sim-clocker

Allow to define multiple simulation clocks

json2dts: Add Linux DT generation script

build/sim: improve timebase calculation (strict checks) and update modules

cores/uart: add txempty/rxfull CSRs.

Useful in some use cases, like flushing tx.

tools/litex_server: enable read_merger with CommUDP.

Limited to 4 (current size of the buffer in liteeth.frontend.etherbone).

test: specify wishbone adr_width on AXI(Lite)<-->Wishbone tests and remove debug traces.

Merge pull request #617 from gsomlo/gls_rocket_dma

RFC: enable DMA with Rocket

debug: make CI print offending values

liblitesdcard/sdcard: (temporarily) slow down SDCARD_CLK_FREQ to 25MHz

Rocket's DMA slave interface (and/or internal routing) currently
appears unable to route DMA writes from LiteSDCard at frequencies
above 25MHz (as tested on nexys4ddr, with Rocket, at 75MHz main
system clock frequency).

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

cores/cpu/rocket: expose slave port for DMA

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

integration/soc: make DMA slave region cover (at least) the lower 4GB

Assuming we currently support a 32-bit (4GB) physical address space,
ensure that the dma_bus slave covers the entire range, covering any
possible layout of the LiteX SoC memory map (e.g., rocket has MMIO
in a wide range of registers located below 2GB, and DRAM starting at
the 2GB mark, needing DMA accesses to be routed appropriately for the
entire 4GB physical address range).

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

interconnect/wishbone: increase WB address width to 31

This is needed to support memory regions up to 4GB in size (currently
limited to 2GB, or 0x8000_0000).

FIXME: CI complains about assertions re. axi_lite.address_width in
       relationship to len(wishbone.adr) and wishbone_adr_shift, which
       seems to be a problem on the 32bit (vexriscv?) CPU used for CI,
       but seems to work fine on Rocket.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>
foo

soc/interconnect/axi: add Wishbone2AXI converter

cores/gpio: add support for Record on GPIOOut, GPIOIn and GPIOInOut.

build/sim: allow for arbitrary clocks generation using clockers

build/sim: use a real timebase in the simulation

Merge pull request #615 from pepijndevos/openfpgaloader

Add openFPGALoader programmer

remove debugging

add openFPGAloader programmer

cpu/vexriscv/core: use variant name as human_name.

Allow it to be shown in the BIOS and help support.

cpu/vexriscv/system.h: provide empty flush_cpu_i/dcache functions for variants with no i/d cache.

cpu/zynq7000: set csr map to 0x00000000.

Merge pull request #611 from antmicro/jboc/axi-lite

soc/interconnect/axi: add AXILite -> AXI converter

tools/litex_server/read_merger: review/simplify a bit.

Merge pull request #605 from cklarhorst/feature-uart-read-merger

Merge sequential reads for the UART litex_server backend

soc/interconnect/axi: add AXILite -> AXI converter

cpu/blackparrot: minor cleanups, add sim variant (since use different flist).

Merge pull request #610 from Dolu1990/vexriscv_smp

soc/cores/cpu/vexriscv_smp enable dynamic litedram datawidth

soc/cores/cpu/vexriscv_smp enable dynamic litedram datawidth

Merge branch 'master' into vexriscv_smp

integration/soc/add_sdram: allow the CPU to add the direct memory buses when adding the sdram.

This is useful for CPUs elaborated at buildtime to use sdram's native data width on the CPU memory ports.

cores/cpu/rocket: add use_memory_bus parameter to easily disable direct memory bus for testing.

Useful for current tests with LiteSDCard using DMA and that requires the DMA to be connnected to
the DMA bus of Rocket when the direct memory bus is used.

Merge branch 'master' into vexriscv_smp

soc/cores/cpu/vexriscv_smp config update

CHANGES: update.

cpu/vexriscv_smp: move litedram import, remove os.path import.

litex_setup: fix vexriscv-smp repository.

Merge pull request #607 from Dolu1990/vexriscv_smp

soc/cores/cpu/vexriscv_smp integration

soc/cores/cpu/vexriscv_smp integration

liblitesdcard/sdcard: increase SDCARD_CLK_FREQ to 50MHz.

integration/soc/etherbone: expose ethcore (useful to combine udp/etherbone).

integration/soc: fix dma_bus typo.

Merge sequential reads for the UART litex_server backend

The UART backend writes [read identifier, num_reads, addr] for
every read request.
Etherbone packets are able to include multiple read requests.
Therefore, it is beneficial to merge sequential read requests to reduce writes
(and possible latency overhead).

Benchmark:
A typical litescope fetch script with the following
signals [ddrphy.dfi,cpu.ibus.cyc,cpu.ibus.stb] results in 1 read for the
data_valid register and 24 sequential reads for the scope data per timestamp.
Fetching data for a capture length of 512 over a 921600 baud UART (arty board)
took:
205s (current master branch)
 18s (with this merge function)

The proposed merger only merges read requests from one etherbone packet
at a time and doesn't change the read order.

targets: keep in sync with litex-boards.

Merge pull request #604 from antmicro/jboc/axi-lite

Improve AXI Lite data width converters

soc/interconnect/axi: add basic AXI Lite up-converter

Merge pull request #603 from enjoy-digital/socdoc-extensions

Socdoc extensions

doc: socdoc: document new `sphinx_extra_config` parameter

This allows for appending additional configuration to `conf.py`.

Signed-off-by: Sean Cross <sean@xobs.io>

Merge pull request #602 from enjoy-digital/socdoc-extensions

doc: socdoc: document `sphinx_extensions` parameter

litex: add `sphinx_extra_config` to `generate_docs()`

This allows us to append additional strings to the sphinx `conf.py`.

Signed-off-by: Sean Cross <sean@xobs.io>

doc: socdoc: document `sphinx_extensions` parameter

This adds documentation for `sphinx_extensions` which can be used to add
additional features to output.

Signed-off-by: Sean Cross <sean@xobs.io>

soc/interconnect/axi: separate AXI Lite converter channels

CHANGES: update.

core/cpu: integrate Zynq as a classical CPU (Zynq7000), deprecate SoCZynq.

This is the logical continuation of the recent change to avoid specific SoC classes.
A Zynq FPGA can be used with or without the PS7. When used without the PS7, a softcore CPU
can be used as with others FPGAs. When using the PS7, the softcore is replaced with the PS7
and connected to the SoC through one of the AXI GP interface.

An example is available on litex-boards.

liblitesdcard/sdcard: use max divider of 256 (128 was not enough for the initial 400Khz clock frequency).

CHANGES: update.

Merge pull request #600 from antmicro/jboc/axi-lite

Implement AXI Lite interconnect

soc: add initial DMA bus support (optionally provided by CPU(s) for cache coherency).

When provided, the modules doing DMA shall connect the DMA to the dma_bus to allow the CPU(s) to manage cache coherency
and avoid the manual cache flushes.

This has been tested with VexRiscv SMP and LiteSDCard doing DMA while loading Linux binaries.

test/axi: move all AXI Lite tests to separate file

soc/integration: use AXILiteSRAM when using bus_standard="axi-lite"

test/axi: add crossbar stress tests

soc/integration: add bus standard parser arguments

soc/interconnect/axi: improve Timeout module and test it with shared interconnect

test/axi: add shared AXI Lite interconnect tests

soc/interconnect/axi: implement AXI Lite decoder

soc/interconnect/axi: lock AXILiteArbiter until all requests have been responded to

test/test_axi: add AXI Lite interconnect arbiter tests

socinterconnect/axi: interconnect shared sketch

soc/interconnect/axi: point-to-point interconnect and timeout module with tests

soc/integration: choose interconnect based on bus standard

soc/integration: add axi-lite standard to SoCBusHandler

Merge pull request #599 from antmicro/gen-mmcm-pr

litex-gen: add mmcm core

litex-gen: add mmcm core

boards: keep in sync with litex-boards.

soc/integration/add_sdcard: add direct connection to VexRiscv's dmabus for testing.

cpu/vexriscv/system.h: update flush_cpu_dcache.

interconnect/wishbone: add minimal UpConverter.

Merge pull request #597 from antmicro/jboc/litex-buildenv-add-adapter-fix

Fix Vivado crash when using 1:1 wishbone.Converter

Merge pull request #595 from betrusted-io/master

wire up missing register bits.

Merge pull request #598 from sergachev/master

interconnect/csr_bus: fix paged access warning

interconnect/csr_bus: fix paged access warning