PortInterface refactoring

exception if rolls in addr_split.py

add link to bug 361 in FU test

TODO on RA immediate-zero mode

re-do cookie-cut of alu test_pipe_caller.py over to div. again

use ALUHelpers in output stage of test_pipe_caller

use sim-get helpers in ALU input fetch

use ALUHelpers in output phase of test_alu_compunit.py

continue ALUHelpers check alu outputs code-morph

code-morph ALU output test check phase

code-morph regspecmap functions, split into separate read/write

starting on alu output check

ilang file output change from alu_pipeline.il to div_pipeline.il

cookie-cut alu test_pipe_caller.py over

move to common ALUHelpers for ShiftRot test_pipe_caller.py

move to common ALUHelpers for Logical test_pipe_caller.py

move to common ALUHelpers for CR test_pipe_caller.py

move to common ALUHelpers for branch test_pipe_caller.py

code-munge test_pipe_caller for ALU,
plan to remove duplicated code

create div pipe setup stage

Keep the sequencer in the "done" state until ready_i is asserted

Generate valid_o from the "done" state.

experimenting with CR/LR/XER etc in qemu

add means to get pc and other qemu registers

rename truncaddr to splitaddr, return LSBs and MSBs

add len-expander to L0CacheBuffer, so as to be able to mask the LD/ST data

allow LenExpand to output both byte- and bit- mask expansion

undo code removed by commit 12297566322355ce5fed2e2a5460bea54f69e79e

expand LenExpand (haha) to cover bytes, with an argument "cover"
all puns intentional

elaborate function for DualPortSplitter

Avoid a combinatorial loop on valid_o

The path was:

all_rd (1) -> all_rd_pulse (1) -> alui_l.s (1) ->
-> alu.p.valid_i (1) -> ALU (zero-delay) -> alu.n.valid_o (1) ->
-> rok_l.r (1) -> all_rd (0)

Decided to break the loop on the reset of the read-done, write proceed
latch (rok_l.r), with no ill effects on performance.

Added a test case for this, using the zero-delay ALU (OP_NOP).

fixes for DualPortSplitter

make DataMerger record reset_less

add truncaddr function to L0CacheBuffer test class

add convenience variables in TestMemory

map LDST len directly, rather than go through a switch statement

correct local variable references

bit more on TRAP handling (preparing priv instruction)

add traptype and trapaddr to PowerDecoder2.  idea is to actually *change*
the instruction depending on conditions detected by the decoder

add traptype and trapaddr to trap_input_data.py

add "instr_is_privileged" to power_decoder2 (untested)

use 2nd shortened convenience variable in PowerDecoder2

use shortened convenience variable in PowerDecoder2

re-add unit tests back in

add comment docstring about POWER9 simulator

more verbose debug information tracking down SO/OV/OV32

whoops, overflow-decode (handle_overflow) needed to check e.oe.ok
*and* e.oe.oe to decide whether to set SO/OV/OV32

Add register assertions, fix broken tests

Update to latest wiki version

Restore test_sim.py, begin modifying it for testing against qemu

add CA/CA32 to write regs fields in parser

check that carry has already been done or not by the actual instruction

code-morph test_core for XER bit clarity

set only the SO bit as sticky, not the OV flags as sticky

copy 64-bit OV, try creating 32-bit OV32 in
simulator caller.py

clarify using microwatt calc_ov function.
found bug where part of the comparison was not using carry

added check which shows that OV32 in "adde." is not correct

found section in 3.0B PDF that refers to "Program Interrupts"

move datamerger proof into standard directory location (formal/),
update comments

copy MSR into SRR1 in trap function

Fix spelling

update trap with comments

update comments

Add TrapMainStage.trap() convenience function to set trap address and PC
to begin from on return

Assign the one-clock delay operation from ADD to SHR

This keeps the ADD delay as it was, originally.

assert XER SO/OV/CA registers, check these are ok (fail at the moment)

add debug print statements, re-enable all tests in simple core

resolved CR mfcr lookup bug (was in power_decoder. ??)
https://bugs.libre-soc.org/show_bug.cgi?id=363

Try responding with ready_i on the same cycle as valid_o

Assert valid_o one clock early, as alu_done is asserted

Make the test ALU conform to the valid/ready protocol

Adjust the test case accordingly.

Add back test cases to cookie-cut from for fu/trap/test/test_pipe_caller

add extra tests for mcrf: shows bug is not directly related to core.py

how odd.  just adding CA32 to self.namespace seems to work

add extra args to ISA in branch test_pipe_caller

add msr to ISA in test_core.py

wark-wark, do not & rs[0] into carry-out from rotator

ha! set XER CA/CA32 in simulator from output.value, not using eq

update rotator.py to match microwatt rotator.vhdl

add carry test to shift_rot test_pipe_caller: it fails just as with the compunit test

add extra args to ISA in test_pipe_caller.py

add make clean target to qemu_test Makefile

optionally writing out CA/CA32 to XER

add handling of CA/CA32 in simulator, generated from sraw/srad

add CA/CA32 to list of special regs

add missing arg to ISA in test_compunit

Revert "if referred to through GPR (GPR[RA]), add to read_regs in parser"

This reverts commit 18db92ba0f33dfcd036eeddbc42c54eb3cf06ce3.

Revert "remove fixedlogical.patch - added gprs to PowerParser p_atom_name"

This reverts commit f61f93dcd82ef64a82fae8e2ee94987ba9794ce8.

Revert "add gprs to PowerParser write_regs in p_atom_name"

This reverts commit 11134dd94c4a1d1c1cff15e75d12b50c19c80b36.

add extra missing args to ISA setup in alu test_pipe_caller

if referred to through GPR (GPR[RA]), add to read_regs in parser

add gprs to PowerParser write_regs in p_atom_name

add missing args to ISA

remove fixedlogical.patch - added gprs to PowerParser p_atom_name

docstring on caller.py inject() decorator

add TRAP function, stub

update submodule for sprset.mdwn

add MSR to simulator context

move MSR_PR checking to separate functiong

Fix missing 'comb +='

add python3 env-var if not set in Makefile