Run formal proof on both types (even/odd) of phased SRAMs

Complete the formal proof of the pseudo dual port SRAM

Have to ensure that the holding register is in sync with the memory
contents, to avoid false positives due to unreachable states.

Since we are adding assertions, we can only strengthen the proof, even
if it does become more complex.

Implement a debug port on the pseudo 1W/1R SRAM

Exposes the debug ports of the underlying memories.
This is needed to assist the induction proof.

Formal proof of the phased write dual port memory wrapper

Similar to the proof of the 1RW memory block, but read and writes are
done on dedicated ports.
For now, only transparent regfile is tested.
To complete the formal verification, an induction proof will follow.

correct default to zero string not zero int

add alternative pc_reset argument to issuer_verilog.py
which propagates right the way down to core.py
next to msr_reset it is now possible to set the pc_reset value.
these actually have to go into the regfile as initial values,
which will be fun for an ASIC

fix some of instantiation errors in opencores_ethmac.py

Fix opencores EthMAC module wiring

Implement transparent read ports on the phased write SRAM

Add a multiplexer to select the write memory instead of the read
memory, in case both port addresses coincide.

Implement and test a "phased write port" memory

It has one read and one write port, but the writes can only happen every
two cycles.
It uses two 1RW memory blocks.
For the moment, it's not transparent: a simultaneous read and write from
the same address returns the old value. Next step is implementing a
transparent read port.

invert cs_n pin in Tercel

nope, default features in Tercel WB Buses need to not set err yet

add bus.err to list of default Wishbone signals in Tercel

byte-reverse Tercel read/write data and config bus. urr...

set clock freq Constant length to 32-bit in Tercel.
this really needs to come from SYSCON

self.specials does not exist, Instances must be added as submodules

more sorting out wishbone names in Tercel

fix names of Instance signals in Tercel
names *start* with o_ for output i_ for input p_ for parameter a_ for attr
not end with them

sort out variable names in Tercel

self.comb does not exist, comb is a local temp-var (comb = m.d.comb)

whitespace cleanup (80 char limit)

Add initial integration for OpenCores 10/100 Ethernet MAC

Finish the SRAM formal proof by implementing induction

Add a combinatorial (no delay) debug read port to the SRAM model,
for turning an unreacheable state (memory and holding register differ)
into an illegal state.
Just two clock cycles are needed for a working proof.

Add formal verification of the single port memory block

We test a single, random memory location.
If any memory location, chosen at random, passes, then the whole memory
is correct.
Note that an induction proof is still missing, since it requires
additional assertions to avoid illegal states.

rename PLRU modules to avoid conflict in microwatt

whitespace cleanup (80 char limit, pep8)

turn CompALU/CompLDST latches synchronous
to cut down combinatorial loops

Add initial Tercel integration

NOTE: Still needs testing on physical hardware,
waiting for Arctic Tern support.

Simulate some read/write/modify operations on the SRAM model

Add a Single R/W Port SRAM model

Begin making unit tests by checking with Yosys.

add extra pipeline stages to ALU FU to make timing

introduce extra register of delay to split combinatorial loops
by making fetch_ic_i_valid sync

Revert "read last row from r.wb.adr not r.req_adr in icache"

This reverts commit 1bcb90676398c8fa0c309c3c7ed3c9ef306c577e.

Revert "store cur_state.pc+4 in separate register to help reduce"

This reverts commit d9b58d594ede33db2b0290d7edf8e062f5e91460.

store cur_state.pc+4 in separate register to help reduce
combinatorial chains

read last row from r.wb.adr not r.req_adr in icache

remove stbs_done in icache.py

remove ld_stbs_done from dcache: not needed

work-in-progress on sdram opencores wrapper

Copy the startup delay from issuer.py to inorder.py

Fixes TestIssuerInternalInOrder hanging at startup.

attempting to introduce an extra few clock cycles delay on power-up
this may help with initialisation of I-Cache SRAM which is combinatorial.
maybe

for lulz make I-Cache possible to set to 32-bit (XLEN=32)

bit_length is 1 more than needed: subtract 1 from XLEN first

fix up shift_rot test_pipe_caller to new regspeckls style

convert shift_rot pipeline to XLEN=32/64

fix up Logical pipeline to produce HDL with XLEN=32
fix Logical test_pipe_caller.py to use new regspeckls style

whoops ALU common output target must be XLEN-bit,
cannot set to length of output (o) using Signal.like

set up dummy parent_pspec to pass XLEN=64 in
ALU test_pipe_spec.py

start on converting MUL and DIV pipelines to XLEN

convert from public static functions/properties for regspecs
to member functions to obtain regspecs
this allows pspec (containing XLEN) to be passed to the regspecs,
which in turn allows them to be dynamically set by issuer_verilog.py
and unit tests

fix ALU with XLEN=32, carry and overflow

use XLEN in Function Units (starting with ALU)

add XLEN to issuer_verilog.py defaults to 64

add XLEN option to regfiles via pspec

add running instructions

add formal proof for shift/rot o.ok

clean up code

add formal proof for OP_RLCR

add formal proof for OP_RLCL

add formal proof for OP_RLC

forgot to pass cix (cache-inhibited) through to LD/ST which was
causing D-Cache to make too many read/writes and overrun wishbone
bus addressing on peripherals.
D-Cache always (for non-cache-inhibited) makes 8 64-bit requests:
if a memory-mapped peripheral has only say 3 32-bit CSRs then the
additional requests beyond the range of the peripheral will cause
a permanent lock-up

speed up shift/rot formal proof by running stuff in parallel

it now runs in about 1m30s in `pytest -n auto <file>.py`

also start work on rewriting proofs to hopefully work better, all
of grev, ternlog, extswsli, shl, and shr are completed.

again reduce combinatorial chains, similar to Trap pipeline,
introduce dummy passthrough stage in Branch pipeline

add syn_ramstyle "block_ram" attributes and reduce i/d-cache sizes again

same as shiftrot, split out separate pipelines for logical
stages in order to meet FPGA timing

put LDST go-store on a 1-clock delay to help with combinatorial chains

name core_stop and terminated_o synchronous to potentially help
cut down on combinatorial chains

nope, it's perfectly fine

Revert "weird exception, oe not found in the shiftrot input record"

This reverts commit 264cc7fd7d7547e1e19424b8f8fd0fbfea29cec5.

weird exception, oe not found in the shiftrot input record

Revert "separate out shiftrot stages due to size of main stage being so large"

This reverts commit 87d6b84e96fb62cda16cc9f335e34fe15ad6cd97.

separate out shiftrot stages due to size of main stage being so large

add blockram style to regfile Memory

use block_ram attribute for FPGA synthesis

reduce number of d-cache lines in microwatt fpga mode

couple of adjustments to reduce gate count in i/d-cache

add SDRAM Configuration Record

reduce TLB set size from 64 to 16 to get FPGA resource utilisation down

drastically reduce I-Cache size in microwatt-compat mode
should really be called "small FPGA mode" or something

parameterise I-Cache similar to D-Cache. lots of "self."
all over the place. yuk.

add grev

add opencores SDRAM verilog wrapper

oof. big update to DCache to accept config parameters

connect UART16550 pins if given

for *write* the counter-address on downconvert was correct
but for *read* it has to be pre-advanced (if that makes any sense)

add wishbone downconvert "skip" of slave sel so that action
is not taken

add SysCon reg_info, has uart and has large SYSCON

sigh, stall was not working but actually turns out that
the downconvert counter was not being set properly (one cycle late)

add option to specify UART16550 width (32/8)

add beginnings of syscon bus peripheral

update comments

resolve WBDownConvert ack issues when stall is active

strip first 3 bits of WB address from microwatt d/i-bus, bug in microwatt

slave sends stall signal, master receives, in
WBDownConvert

sort out ExternalCore signal names

add wishbone slave signal to downconvert if present

add external core verilog wrapper, ironically around Libre-SOC
(as well as Microwatt)

bugfixing for ls2 imports of uart16550

Revert "remove dummy trap pipeline"

This reverts commit de3765400532be229ed4dd8a1d9fdcf1b4bca0ef.

Revert "doh"

This reverts commit 26fdc967b91945d102c4efceaba18cfb1506b08a.

Added optional reverse arg to send TDI data MSB-first

add opencores uart16550 instance wrapper