attempting to introduce an extra few clock cycles delay on power-up
this may help with initialisation of I-Cache SRAM which is combinatorial.
maybe

for lulz make I-Cache possible to set to 32-bit (XLEN=32)

bit_length is 1 more than needed: subtract 1 from XLEN first

fix up shift_rot test_pipe_caller to new regspeckls style

convert shift_rot pipeline to XLEN=32/64

fix up Logical pipeline to produce HDL with XLEN=32
fix Logical test_pipe_caller.py to use new regspeckls style

whoops ALU common output target must be XLEN-bit,
cannot set to length of output (o) using Signal.like

set up dummy parent_pspec to pass XLEN=64 in
ALU test_pipe_spec.py

start on converting MUL and DIV pipelines to XLEN

convert from public static functions/properties for regspecs
to member functions to obtain regspecs
this allows pspec (containing XLEN) to be passed to the regspecs,
which in turn allows them to be dynamically set by issuer_verilog.py
and unit tests

fix ALU with XLEN=32, carry and overflow

use XLEN in Function Units (starting with ALU)

add XLEN to issuer_verilog.py defaults to 64

add XLEN option to regfiles via pspec

add running instructions

add formal proof for shift/rot o.ok

clean up code

add formal proof for OP_RLCR

add formal proof for OP_RLCL

add formal proof for OP_RLC

forgot to pass cix (cache-inhibited) through to LD/ST which was
causing D-Cache to make too many read/writes and overrun wishbone
bus addressing on peripherals.
D-Cache always (for non-cache-inhibited) makes 8 64-bit requests:
if a memory-mapped peripheral has only say 3 32-bit CSRs then the
additional requests beyond the range of the peripheral will cause
a permanent lock-up

speed up shift/rot formal proof by running stuff in parallel

it now runs in about 1m30s in `pytest -n auto <file>.py`

also start work on rewriting proofs to hopefully work better, all
of grev, ternlog, extswsli, shl, and shr are completed.

again reduce combinatorial chains, similar to Trap pipeline,
introduce dummy passthrough stage in Branch pipeline

add syn_ramstyle "block_ram" attributes and reduce i/d-cache sizes again

same as shiftrot, split out separate pipelines for logical
stages in order to meet FPGA timing

put LDST go-store on a 1-clock delay to help with combinatorial chains

name core_stop and terminated_o synchronous to potentially help
cut down on combinatorial chains

nope, it's perfectly fine

Revert "weird exception, oe not found in the shiftrot input record"

This reverts commit 264cc7fd7d7547e1e19424b8f8fd0fbfea29cec5.

weird exception, oe not found in the shiftrot input record

Revert "separate out shiftrot stages due to size of main stage being so large"

This reverts commit 87d6b84e96fb62cda16cc9f335e34fe15ad6cd97.

separate out shiftrot stages due to size of main stage being so large

add blockram style to regfile Memory

use block_ram attribute for FPGA synthesis

reduce number of d-cache lines in microwatt fpga mode

couple of adjustments to reduce gate count in i/d-cache

add SDRAM Configuration Record

reduce TLB set size from 64 to 16 to get FPGA resource utilisation down

drastically reduce I-Cache size in microwatt-compat mode
should really be called "small FPGA mode" or something

parameterise I-Cache similar to D-Cache. lots of "self."
all over the place. yuk.

add grev

add opencores SDRAM verilog wrapper

oof. big update to DCache to accept config parameters

connect UART16550 pins if given

for *write* the counter-address on downconvert was correct
but for *read* it has to be pre-advanced (if that makes any sense)

add wishbone downconvert "skip" of slave sel so that action
is not taken

add SysCon reg_info, has uart and has large SYSCON

sigh, stall was not working but actually turns out that
the downconvert counter was not being set properly (one cycle late)

add option to specify UART16550 width (32/8)

add beginnings of syscon bus peripheral

update comments

resolve WBDownConvert ack issues when stall is active

strip first 3 bits of WB address from microwatt d/i-bus, bug in microwatt

slave sends stall signal, master receives, in
WBDownConvert

sort out ExternalCore signal names

add wishbone slave signal to downconvert if present

add external core verilog wrapper, ironically around Libre-SOC
(as well as Microwatt)

bugfixing for ls2 imports of uart16550

Revert "remove dummy trap pipeline"

This reverts commit de3765400532be229ed4dd8a1d9fdcf1b4bca0ef.

Revert "doh"

This reverts commit 26fdc967b91945d102c4efceaba18cfb1506b08a.

Added optional reverse arg to send TDI data MSB-first

add opencores uart16550 instance wrapper

correct path for make target microwatt_external_core

fix bug in itlb_valid SRLatch set/reset, a bit weird but it works

whoops tlb_valids in ICache is a combinatorial-get/set
set SRLatch sync=False

convert TLBValidArray in ICache to SRLatch

add microwatt external core build target to Makefile

use an SRLatch for cache_valids, at least it reduces graphviz size

use Memory for cache tags in dcache

use Memory for cache_tags in icache

doh

remove dummy trap pipeline

remove combinatorial loop from MultiCompUnit
actually not a loop due to an SRLatch but synth tools still think it is

break out cache_tags and cache_valids (again) this time in dcache

remove CacheTagArray in icache.py

create Memory for Cache Tags in I-Cache
another huge reduction in number of LUT4s, uses (again) a
combinatorial-read sync-write

remove unneeded parameter

add Array of CacheValids back in, so as to reduce LUT4 usage

tagset is a local Signal in ICache

identify combinatorial loop signals in MultiCompUnit, TODO resolve

use nmigen Memory in I-Cache for TLB Lookups
surprisingly this makes the Libre-SOC core *50% faster* than microwatt
when running under verilator, despite only being a FSM

put itlb_valid back, ready for conversion to Memory, in ICache

convert CacheRAM to Memory, acts much faster now

explanatory comment when page hit is the same for stores

use right offset in dcache wb address
happened to be the same value but best to be safe, eh?

re-examining dcache.vhdl, still did not get the store-page
address quite right

bug in dcache.py where when two stores occur in the same real page
the address is corrupted.

in LoadStore1 capture the address for misaligned dual ld/sts in
a different way.
something very strange going on with misaligned stores: the address
is advancing far too far under certain circumstances (by 128) which
could just be an MMU / PTE lookup to a different table.

sort out misaligned store in LoadStore1

for second aligned request truncate address to nearest dword
this ensures that DAR gets set correctly if a pagefault 0x300 occurs

add license and copyright header to dcache.py,
extracted authors from git history for the file, but made sure to
credit the original dcache.vhdl as being from microwatt and its
license being CC4

LDSTException now passing bits of SRR1 around to the Trap Pipeline
the actual (former) value of SRR1 is not what is supposed to be used:
the use of the variable "srr1" is a moniker from microwatt

comments

hmm there seems to have been an error in DTLB Read,
where if a write *and* a read occurred at the same time, the old
DTLB-valid entry was given. add similar "forwarding" that is used in
Memory.  DTLB-valid is actually a register not a Memory, where the
DTLB way/tags are a Memory, hence the bug

bool test on traptype to
ensure two conditions are properly ANDed
also copy correct bits of SRR over, but there is an additional
bug here that needs to be fixed: Exception class needs to pass over
the bottom 16 LSBs of SRR1

looked in soc.vhdl in microwatt and the parameters are 64 cache
lines.  this would not be important if it was not explicitly in
the linux-5.7 device-tree file

add debug output of whether stall occurs on dcache

missed setting of r0_full to zero in dcache. not encountered as
a bug but would have done in future

skip ilang data in branch test_pipe_caller.py

attempting to get compunit and test_pipe_caller unit tests
up and running again.
grrr

sigh, monitor DEC/TB StateRegs "properly" so that the Issuer DEC/TB FSM
does not end up in a race condition with the SPR pipeline for writing
to DEC or TB

whoops fix bug in setting of DEC/TB (State) in test_core.py