divide alu pipeline into 2 (simple last)

divide logical pipe into 2 (simple phase last)

running the simulator works!

add --cpu=libresoc to Makefile

fix dmi reg read

code-shuffle

remove use of latchregigister, replace with sync on rd.go_i

sync on pc writing when changed

dcache.py add initial imports

mem_types.py add more types from common.vhdl

move memory related types from mmu.py into new file mem_types.py as they
are used by icache and dcache as well

sync on reset in compalu

add forwarding-bus mode to Regfile Memory (and disable it)

sync on port interface address in ld/st compunit, and use sync on oper_i

another sync to cut latency

Initial commit of translation of microwatt dcache.vhdl into nmigen

remove latchregister, sync src oper_i into MultiCompUnit

minor tidyup on alu compunit:
* sync on oper_r because there is time to wait for src reads
* get immediates from op not oper_r
* use rising_edge rather than manual pulse creation

plenty of time to wait for operand, so use "sync" in MultiCompUnit

sigh.  convert Fast regfile to binary

sync on read of regfile ports

sigh.  convert INT regfile to binary addressing

create a RegFileMem class that uses Memory

add run_sim to Makefile

mmu.py add skeleton sim and test functions from regfile/regfile.py

Delete unnecessary mmu dir, move mmu.py out of mmu dir back to
experiment dir

Revert "Remove mmu dir and associated mmu/test/ dir" because I forgot to
add mmu.py to the commit, so it shows deleted instead of renamed/moved

This reverts commit e97b5223a871498a9dd434103b2ecd4a13c06440.

Remove mmu dir and associated mmu/test/ dir

Remove rst signals, fix len of hex Consts, fix variable assignment values that didn't match mmu.vhdl, fix all vhdl '&' to Cat()'s', fix formatting

Create dir experiment/mmu then mmu/test with skeleton test
infrastructure copied from fu/mul/test

mmu.py add RecordObject classes from common.vhdl input types https://bugs.libre-soc.org/show_bug.cgi?id=450#c31

mmu.py remove TODOs for vhdl (others => '0') as they are irrelevant in
nmigen

mmu.py fix or(block of logic) to be (block of logic).bool() https://bugs.libre-soc.org/show_bug.cgi?id=450#c31

mmu.py fix length of hex const https://bugs.libre-soc.org/show_bug.cgi?id=450#c31

mmu.py remove class AddrShifter

Fix typo in mmu.py

mmu.py fix formatting, use Cat() where '&' in mmu.vhdl

initial version of L0CacheBuffer2

sigh, remove yet another int regfile read port

massive reduction in gate count by using alternative read/write port mux
using Mux followed by or tree-reduce, the large number of read/write
port selection(s) creates a more efficient bus

reduce regfile port usage for INT and FAST

prepare write ports to be shared

move write regfile picker creation to new function

reduce regfile ports by creating separate STATE regfile

whoops fix change of variable (state) msr/pc

reducing regfile port usage by sharing read ports
gets gate count down considerably

WIP!!  Make MUL pipeline proof run again.

Removed existing set of tests, as they didn't seem to be relevant
(appeared to be copy-and-paste template code).  Next steps is to go
through main_stage.py and implement corresponding proofs.

Fix typo in mmu.py

Fix typo mmu.py

Global search and replace (^, |), fixes bug 450 comment 11, fix
formatting

fix bug 450 comments 8,9,10

Fix bug 450 comment 7

mmu.py add line I forgot to translate from mmu.vhdl

Merge branch 'master' of git.libre-soc.org:soc

mmu.vhdl translation to mmu.py 95 percent complete

stop combinatorial loop in pi2ls

write pulse in issuer

fix combinatorial loop in ldst compunit

use rising edge detection on st go_i/rel_o

add logical test issuer case

get rid of MSR read combinatorial loop

delay go_st by one cycle, break combinatorial loop

divwo case makes test_issuer stay busy!

add extra divwo regression test

compalu combinatorial loop detected

Merge branch 'master' of git.libre-soc.org:soc

Update test case_mulli

addr_split.py: shift bytes not bits

Update test case_mulli

Update test case_mulli, I think it now works correctly

Update mulli to try to use immediates not registers

Fix mmu.py formatting

Fix formatting

Initial commit of translation of microwatt mmu.vhdl into nmigen

Merge branch 'master' of git.libre-soc.org:soc

Update test case_all_rb_close_to_ov

Update test case_all_rb_close_to_ov

fix LDST PortInterface FSM interaction
when the WB Bus delayed "ack", the LDST PI FSM was not "listening" and
assumed that the operation had completed.  a bit of a rewrite was required
to get it to wait until LD/ST operations had actually fully completed

MULS on parameter b needed to check whether it was sign-extended

Add special test for case_mulli, apply autopep8

Add test case_all_rb_close_to_ov

Remove mulli from instrs in test case_all*, add TODO for mulli special
test case

Add new test_values to tests case_all and case_all_rb_randint

Add second case_all test where rb is randint

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

undo changes that fix unit test, but do not solve anything

rename ibus/dbus (shorten)

clear sel on loadstore

fix LDSTSplitter

Remove madd* isns, added madd* isns test TODO

Merge branch 'master' of git.libre-soc.org:soc

adding bus data width of 64 in litex sim doesnt work

add div test cases into test_issuer.py

add div FSM as default for test_issuer in verilog and ilang gen

Merge branch 'master' of git.libre-soc.org:soc

Fixed div pipe with FSM

FU unit test was checking the output one cycle too late

See also https://bugs.libre-soc.org/show_bug.cgi?id=449

Fix pysim deprecation warning

Add case_all to MUL unit tests, remove duplicate test case_4_mullw_rand

read/set pc outside of FSM so that DMI interface can get at it

swap over byte-reverse if/else in LDSTCompUnit