damn.  assigning to temporary signals may turn out to be crucial.  it could
just be something that affects Arrays: generating the ilang for CR pipeline
went mental.  100% CPU for several minutes.  bad sign

ehn? moo? CR test_pipe_caller locks up 100% CPU on writing ilang file

correct XER variable names

correct import on shift_rot maskgen

Use overflow definition from microwatt

Add overflow handling and proof

Fix bug introduced in rebase

fixup XER names in shift_rot pipe tests

formal proof rename on XER flags

update to new names for XER fields

normalise XER regs carry/32 and SO

Add proof for OP_CNTZ

add cross-reference to bugtracker and wiki

Add test for edge cases that were previously buggy

Delete assume left over from testing

Add proof for OP_PRTY

Formally verify OP_POPCNT

Fix bug with popcntd

Popcount on -1 (64 ones) would overflow the signal holding the sum,
giving 0 instead of 64

convert CompUnit to use CompUnitRecord

whitespace, rename ilang to alu_main_stage.il

i seem to like short names that happen to make things fit onto one line
under 80 chars...

Add proof for OP_CMP and OP_CMPEQB

Add proof for OP_EXTS

Add 32 bit carry handling to alu

output ilang for ALU to unique file

use nmutil exts helper in ALU OP_EXTS

use nmutil exts helper

fix imports in fu matrix tests

use nmutil exts helper

Fix broken test_caller.py

munge / simplify code

minor code-munge, use shorter names

convert shift_rot to use XER Data

convert Logical to use new XER use of Data()

convert alu output to use Data for XER and CR0

whoops changed name of ALUInputData to LogicalInputData

fix a series of random imports

add DIV and MUL to POWER Function enum

output ilang to branch_pipeline.il for branch

use field AA directly

add OP_RFID to enums

update submodule to latest (including OP_TDI/OP_TRAP

remove SPR3 from Branch Data, rename lr and spr to SPR1 and SPR2

Renamed bperm files in fu/logical and fu/logical formal to correct name
of operation 'bpermd', added up-to-date docstring from spec v3.1

rename module, remove extraneous code and imports

hmmm, branch sets nia to Data as well and sets nia.ok if branch should occur
therefore do the same thing?

whitespace

use Data on SPRs in Trap InputData just like in BranchOutputData

code-munge

update comments

Add should_trap signal to trap output data

Add trap main stage

Update to latest wiki version - fixing OP_TRAP

Change OP_TWI/TDI/TW/TD to OP_TRAP

Begin adding trap FU

rename ALUPipeData to LogicalPipeData

annoying syntax error

code-shuffle on OP_CNTZ

Implement 32 bit cntlz and cnttz

Actually implement cntlzd

Fix weird edge cases with carry

Add ca32 to caller.py

Handle carry out in alu

Handle carry in caller.py

add TRAP FunctionUnit type

32-bit testing of output for CR0 conditions

Added luke's suggested code to cover all 3 assertions in proof_bperm.py

Added 2nd of 3 assertions for proof_bperm.py, currently not correct

Fix error with selecting a selectableint using a selectableint

Update to latest wiki version

move countzero to fu/logical

fix countzero import on test

correct import after soc.fu move

dumb syntax error

mass-rename of modules to soc.fu.*

rename pipe to fu

move pipelines to pipe dir

Removed extraneous variable from 'ports=[..]' of main in bperm.py

Applied PEP8 formatting to bperm.py

test 32/64 bit mode CTR in branch

add comments from spec on branch

add instruction to assert statement so if there is an error the failed
insn is displayed

rename nia_out to nia, clarify with variables in main_stage branch

rename nia_out to just nia, we know it is an output

add convenience name to branch main stage and branch output data

bit of code-munging in branch main stage

field cleanup

whitespace cleanup

simplify field access

Add incomplete proof_bperm.py with comments on how to finish the proof

Move perm inside Bpermd as it's not an input or output

code-shuffle

realised that the instruction fields have a namedtuple thing going on

use slightly more elegant way to access CR lookup table

use Cat(*list) on CR mask

try lbzu

remove condition stopping wr_reset from firing on LD

switch off LD/ST address when load activates

fix address latching however LD is not working

keep address held sustained whilst valid