Begin porting cr pipeline to new interface

Add third cr register select field to decoder

Update to latest wiki version

comment CompALUOpSubset, data_len is actually used by OP_EXTS

comment DecodeCRIn and DecodeCROut, gratuitously

document subkls in CompUnitRecord

ARSE! frickin git submodules!

move CompLDSTOpSubset to fu.ldst.ldst_input_record

Fix broken unit tests in test_caller

Add cr output decoder to power_decoder2.py

Add CR In decoder to power_decoder2.py

Convert CR out to enum in power_decoder

Update to latest wiki version - convert CR out to enum

Convert CR In field to enum instead of single bit

Update to latest wiki version

add zero_a flag to CompALUOpSubset

add zero_a flag to Decode2ExecuteType

Fix broken test_adde/add overflow handling to caller.py

whitespace/shuffle

move common functionality between PipeSpecs to soc.fu.pipe_data

move FU IntegerData to directory below

branch output spec nia not cia

add dedicated TrapPipeSpec

create and use ShiftRotPipeSpec

convert to individual PipeSpecs for each pipeline

add regspec to ALUPipeSpec

use branch-specific data structures, add "regspecs" to branch pspec

code-morph LDSTCompUnit to use RecordObject structure, like CompUnitALU

Fixed typo and left-over from refactoring

Add proof for OP_MCRF

Add proof for OP_MFCR

Make test for bpermd exercise the module a bit more

Revert "*technically* don't use a full crossbar"

This reverts commit e49a0608e702ed60db62fd36ff450828b567db42.
Doesn't reduce logic usage

add link to bugreport in CR pipe formal test

*technically* don't use a full crossbar

Added OP_BPERMD to fu/logical pipeline, with test

Revert "assign index to temporary"

This reverts commit e0e859f73a3e38365f8a5fef20628d6a0aae4c1f.

Add proof for OP_CROP

go back to not using LUT in CR pipe

assign index to temporary

store CR lut result in temporary

Begin adding CR proof

Fix small bug in op_crop

add register specs to pipeline in/out so that they can be used to connect up
Function Units to regfiles

damn.  assigning to temporary signals may turn out to be crucial.  it could
just be something that affects Arrays: generating the ilang for CR pipeline
went mental.  100% CPU for several minutes.  bad sign

ehn? moo? CR test_pipe_caller locks up 100% CPU on writing ilang file

correct XER variable names

correct import on shift_rot maskgen

Use overflow definition from microwatt

Add overflow handling and proof

Fix bug introduced in rebase

fixup XER names in shift_rot pipe tests

formal proof rename on XER flags

update to new names for XER fields

normalise XER regs carry/32 and SO

Add proof for OP_CNTZ

add cross-reference to bugtracker and wiki

Add test for edge cases that were previously buggy

Delete assume left over from testing

Add proof for OP_PRTY

Formally verify OP_POPCNT

Fix bug with popcntd

Popcount on -1 (64 ones) would overflow the signal holding the sum,
giving 0 instead of 64

convert CompUnit to use CompUnitRecord

whitespace, rename ilang to alu_main_stage.il

i seem to like short names that happen to make things fit onto one line
under 80 chars...

Add proof for OP_CMP and OP_CMPEQB

Add proof for OP_EXTS

Add 32 bit carry handling to alu

output ilang for ALU to unique file

use nmutil exts helper in ALU OP_EXTS

use nmutil exts helper

fix imports in fu matrix tests

use nmutil exts helper

Fix broken test_caller.py

munge / simplify code

minor code-munge, use shorter names

convert shift_rot to use XER Data

convert Logical to use new XER use of Data()

convert alu output to use Data for XER and CR0

whoops changed name of ALUInputData to LogicalInputData

fix a series of random imports

add DIV and MUL to POWER Function enum

output ilang to branch_pipeline.il for branch

use field AA directly

add OP_RFID to enums

update submodule to latest (including OP_TDI/OP_TRAP

remove SPR3 from Branch Data, rename lr and spr to SPR1 and SPR2

Renamed bperm files in fu/logical and fu/logical formal to correct name
of operation 'bpermd', added up-to-date docstring from spec v3.1

rename module, remove extraneous code and imports

hmmm, branch sets nia to Data as well and sets nia.ok if branch should occur
therefore do the same thing?

whitespace

use Data on SPRs in Trap InputData just like in BranchOutputData

code-munge

update comments

Add should_trap signal to trap output data

Add trap main stage

Update to latest wiki version - fixing OP_TRAP

Change OP_TWI/TDI/TW/TD to OP_TRAP

Begin adding trap FU

rename ALUPipeData to LogicalPipeData