added compare function

added factory function for test class creation

implement base class in state class

changes made to utilize teststate class

update explanatory comments on LD/ST exception handling

made sim into generators and some uniformity changes

finished remaining hdl items

HDL int reg added

more sim class registers add

Monitor exceptions, re-decoding the instruction in this case

The misaligned load test-case now passes.

Whenever an exception is reported during Execution, it is forwarded to
PowerDecode2. After Execution finishes, Issue notices this, and returns
directly to Decode, without updating PC, SVSTATE, etc. The exception
condition is always cleared after a Decode, to prepare the stage for
a new Execution.

initial commit of sim state class

Monitor the exception input to PowerDecoder2

Remove default argument for dict.get()

1) The default is already None.
2) It really doesn't accept keyword arguments

fun fixing of get_core_hdl_regs, "yield from"

move functions to above where they are called

breakout of register collection and compare

Fix typo.

add TODO code-comments
related to https://bugs.libre-soc.org/show_bug.cgi?id=686

whitespace, add bug ref number to test API

another batch of ready/valid i/o prefix-suffix swaps

anooother valid_o to convert to o_valid

update ready/valid in shift_rot test_pipe_caller

fix test_all_values_covered, missed import when moving test cases to openpower.git

update ready/valid i/o_ prefix in div test helper.py

fix ready/valid i/o prefix in ALU test

fix CR tests valid/ready naming

missed valid/ready_i/o to o/i_ conversion

missed valid/ready_i/o to o/i_ conversion

unnecessary signal rename ivalid_i to ii_valid (reverting)

replace data_o with o_data and data_i with i_data as well
a little more care involved here due to names such as st_data_o
and others

big rename, global/search/replace of ready_o with o_ready and the other
> 4 signals as well, valid_i -> i_valid
> https://libera.irclog.whitequark.org/nmigen/2021-08-24#30728292;
> to be consistent with nmigen standards

remove svanalysis from Makefile, it is now part of openpower-isa

fix "link addr-go direct to rel"

Enable LD/ST exception test case

It helps for implementing exception handling in TestIssuer

Clear operand latch on a terminating condition

Add exc_o.happened to the conditions for terminating the CompUnit FSM

Otherwise, a failed load will hang indefinitely, waiting for data that
never comes.

Fix activation of cancel signal

As an active low signal, the conditions to cancel must be ANDed together.
Being active high, exc_o.happened must be inverted.

Adjust PortInterface traces according to MMU option

The hierarchy of PortInterface changes when the MMU is present. Set the
correct module path, so the traces don't vanish in the GTKWave document.

fix renamed symbols

add WIP DCBZTestCase

GitLab-CI: Only run tests in src/

Specifically, the tests in unused_please_ignore_completely/ should not
be run. Some of them would fail, but it doesn't matter.

move unused directory out of src, to indicate "ignore completely"

import setup_i_memory from soc.simple.test.test_runner

This function was moved in commit 8482a3ed
("split out TestRunner into separate module").

soc.simple.test: Rename setup_test_memory to avoid nosetest calling it

Rename test_dcache, which can't be invoked by test runners

Functions named *test_* are invoked by test runners, such as nosetests,
but test_dcache was not written with this behavior in mind. Rename it to
avoid invocation.

Maybe the main block at the end of a file should now be converted into a
test that *is* invoked by test runners.

simulator/test_sim.py should not have been added

partial fix for src/soc/experiment/compldst_multi.py

partially fix unit test in compldst_multi.py

compldst_multi: add debug output for dcbz

add test_issuer_dcache.py

ldst: cleanup debug outputs

test_dcbz_pi.py: dcbz now working

revert accidential delete in test_pi2ls.py causing tests to break

test_dcbz_pi.py: do not use problem state

update pi_dcbz function

src/soc/config/test/test_pi2ls.py: add more debug outputs

test_dcbz_pi.py: more work on unit test

update TestRunner, SVSTATE is now a class that inherits from SelectableInt
rather than *contains* a SelectableInt

update SVSTATE to 64 bit length (fortunately very easy)

add more debug outputs, pass dcbz to loadstore/dcache

dcache: improve debug output

use standard create_pdecode in TestRunner

use default decoder, do not pass one in.
inside PowerDecoder2, create default decoder with new "conditions"

more work on test_dcbz_pi.py

pass self.pi.is_dcbz to request

implement pi_dcbz

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

add test_dcbz_pi.py (skeleton only)

Show some usage of PortInterface in action

Add new traces to the GTKWave document

The new traces are related to the state latches, operand fetch and ALU
address generation.

Add operand producers to the parallel LDST Compunit test case

Code from the parallel ALU Compunit test case was successfully reused.
Result consumers are to be added later.
The simulation now runs through the operand fetch phase and the address
ALU phase.

Detect unexpected operand fetches and produced results

When some operands are not used (zero_a and/or imm_ok), raise an error as
soon as rel_o is asserted. Likewise, for results (when not in RA update
mode).

Start of a GTKWave document for the LDST CompUnit parallel unit test

Beginning of a class to make a parallel test case for LDSTCompUnit

For now it just issues an operation. Later it will setup producers and
consumers for input/output operands and the port interface.

cut down on time by uncommenting data not needed, adding documentation

update ldst test case by adding precise timing

propagate new use_svp64_ldst_dec mode through TestCore and TestIssuer

add an explicit PowerDecoder.is_svp64_mode flag to help with detection

dcache: add debug output

update test_ldst_pi.py

uncomment test_dcache_random

src/soc/fu/ldst/loadstore.py: keep data for the whole cycle

update testcase for ldst

whoops Popcount datalen too big (wasted bits). reduce

git submodule update

disconnect pll clock, connected in peripheral interconnect

add in/out of ref_clk and pllclk_clk when PLL enabled

Start a new self-contained test suite for LDSTCompUnit

The idea is to use parallel processes, like on the new ALU CompUnit tests.
In this case, it will include PortInterface emulation as well.
The current goal is to ensure that exception support is properly
implemented.

comment out domains that have already been created

no, do not assign clock to clock!

rename ref to ref_v in PLL due to ref being a verilog keyword

sort out PLL domains but bypass PLL due to lack of time

use DomainRenamer on all sub-components of TestIssuer
except for JTAG and DMI

make core_rst a member of TestIssuerInternal

test_ldst_pi.py: add new test case

test_ldst_pi.py: first version of test_dcache_random()

test_ldst_pi.py: more test_dcache_regression()

adjust PLL connections looking for coriolis2 issue

corrections on spblock ack

classic wishbone mode: must not do ack if already acked