classic wishbone mode: must not do ack if already acked

arse. PLL test_issuer clk_sel_i accidentally only 1 bit not 2

remove err feature from sram4k wb

add ldst PortInterface misalign unit test (underway)

rename PLL signals

test_ldst_pi.py: fix race condition causing early stop

wait_ldok: add debug output count

whoops sort out name of SPBlock RAM

change name of submodule to real_pll

match up PLL names

Remove redundant build step

The pywriter script has already ran, as part of the openpower-isa install.

Include missing step in automated build

The newly added pyfnwriter script needs to run just before pywriter.

Move the reset code outside of the sub-test

Even if a sub-test fails, the core still needs to be reset.
This code does not check any assertions, so it's safe to move it outside.

update submodule

update PLL to use Instance

test_ldst_pi.py: add dcache regression and random test from test_dcache.py

add radix MMU "miss" test

clear out request data on return to idle

sort out LoadStore1 misalignment FSM, also required test function pi_ld
to be modified to understand exceptions.  pi_st TODO

remove minerva units previously missed in cleanout

add misaligned load through MMU (which is incorrectly succeeding without error)

minor rework of wb_get, make generic

added STORE test in test_ldst_pi.py, and it worked straight off

update comments in issuer.py regarding a 4th FSM

yet more debug log stuff for DCache, this time on CacheRam, to discern
which SRAM the read/write request went to

fix wb_get error where data was being corrupted
(not WB classic compliant)

add read at different locations in test_ldst_pi.py

add some data for MMU to actually look up

ha, hilarious: swapped TLBUpdate output sizes db_out and pb_out.

whoops TLBIE must *clear* the valid bit not set it.  TLBUpdate

more debug Display in dcache.py

putting in a lot more debug print statements in DCache, investigation

add dcache tlb / pte test

set m_out.load from ldst_r(egister) in LoadStore1

move dcache unit test to separate test_dcache.py

experimentation with MMU-enabled LoadStore1 through PortInterface
added was a way to capture a snapshot of the incoming LD/ST request,
so that it can be re-presented after an MMU lookup.

add debug info, update comments, disable dcache in test
all tracking down bugs in test_ldst_pi.py

start doing virtual memory queries via PortInterface on LoadStore1

whoops missing default zero (no idea how)

addcomments for MMU PortInterface test (how it, um, doesnt actually use PortInterface? :)

bit of a hack to get test_mmu_dcache_pi.py operational.
if missing data from the mem dictionary in wb_get, return zero

whitespace

no need for sel0

pass through MSR.PR through PortInterface, into LoadStore1

connect MSR.PR to PortInterface in LDSTCompUnit

add msr_pr bit in PortInterface

add MSR to LD/ST Input Record

comment tidyup

must also pass through instruction fault exception in LoadStore1

whoops names changed in MMU FSM

tidyup comments and remove LoadStore COMPLETE state

cleanup on exception setting

rename LoadStore1 data structures back to microwatt names

add block for MMU activation to LoadStore1

move LoadStore1 d_validblip setting, and get MMU_LOOKUP to re-run
the dcache request after the MMU_LOOKUP succeeds

whoops, indentation issue on m.If/m.Else in dcache.py

style-wise: use ~self.instr_fault not self.instr_fault==0

LoadStore1: add rules for MMU_LOOKUP

add links to set associative image, and bugreport

add comments on translation of MMU_LOOKUP

install MMU_LOOKUP vhdl to be translated to nmigen

move (unused) ACK_WAIT code into FSM
remove another (unneeded) state, FINISH_LFS
sort-of got ACK_WAIT to flip over to IDLE but done has to be
asserted for longer than necessary. needs investigating

add comments in LoadStore1

remove invalid setting of d_in.valid from self.mmureq

no SECOND_REQ

remove SECOND_REQ

src/soc/fu/ldst/loadstore.py drive output d_in.valid

move skeleton to elaborate

src/soc/fu/ldst/loadstore.py: add skeleton for fsm

add comment about LD/ST exception needs copying into PowerDecoder2

run LD/ST Exception test case for MMU

add MMU bugtracker link

git submodule update

update code-comments

add in alignment exception capture/reporting in LoadStore1

preference is to create a temp variable for comb and sync and use that

add misalign flag to PortInterfaceBase
allows first exception to be generated

LoadStore1 tidyup

transferring more over to LoadStore FSM

start putting state info into LoadStore1, slowly putting loadstore1.vhdl
FSM into LoadStore1

add LoadStore State enum

add bugreport link to mmu

fix 'sync' referenced before assignment in src/soc/fu/mmu/fsm.py

start setting DSISR bits but commented out

update comments and docstrings

whoops, import error

move LoadStore1 class to soc.fu.ldst.loadstore

whoops was still copying output over in CommonOutputStage
for SVP64 pred-zero-dest

how we managed to get this far without noticing that test_runner.py is
not using "with self.subTest" is anyones guess

move dsisr and dar into LoadStore1

move zero-dest-pred in Common Output Stage to not copy target.
this then allows CR0 to set a "zero" bit

whoops setup of core.sv_pred_sm/dm not indented and under "if svp64_en"

whoops disabled tests agaaaaain

pass relevant predicate mask bits through to Decoders (PowerDecoderSubset)
at the right time

add in predicate mask bit detection when zeroing is enabled

pass SVP64 ReMap field through to core and then on to FU decoders

moved exts* SVP64 unit tests to a different location

.gitlab-ci.yml: Increase the build timeout

The job takes longer than an hour on gitlab.com, so let's set the
timeout to two hours, to be sure that there's enough time.

On other GitLab-CI runners, it will be faster, but it's good to be able
to run the tests on gitlab.com too.

argh someobe falsely stated in the README that LibreSOC is an "open"
project.

if zeroing is set, put zero into input or output as requested