That was weird. For some reason it wasn't generating any ports

Full BMC proof of Register

Begin rewrite of proof_regfile.py

put RB in 2nd position (matching immediate) in ShiftRot Input Data

sigh - another instance where write-mask needed to mask out wr.rel

remove xer so/ov, swap rs/rb to correct(?) order in shiftrot test

proof_datamerger wip

add rlwinm. test instruction (sets CR0)

remove duplicate signal

allow ALU / Logical ops to select RS as 1st operand

allow M*-Form shiftrot to swap RS/RB back to consistent positions

add first version of ShiftRot CompUnit test

shiftrot uses LogicalOutputData not ALUOutputData

Add rdmaskn parameter and assert it along issue_i

Like zero_a and imm_ok, rdmaskn disallows the activation of go.

add assertions for branch compunit output

invert SPR1/2 in branch output data

decode SPRs for branch

swap over SPR1/2 to fit with microwatt SPR conventions

add first version compunit branch test

whoops need to read RS in CR inputs test

add first version of CR CompUnit test

minor adjustment, zero test in ALU output stage

remove unneeded code

bit-test on the function-unit value being tested
this because Function Unit is a bitfield

update isatables to cmpb not modifying CR0

add logical compunit test

comment inputs and outputs from ALU unit test

imports - use of globals. baaaad

remove unneeded code and inputs. convert to "naming" in CompUnit inputs

split out common code from test_alu_compunit.py

add comments for MultiCompUnit parallel test

de-hard-code-ify getting results from MultiCompUnit

remove unneeded imports

split out compalu unit tests to separate module (getting quite big)

HA! found a bug in MultiCompUnit handling of write-masks

clarify

OP_CMPEQB also requesting change of output reg (stop that)

OP_CMP is requesting a change of the output register (should not do that)

still investigating

start with zero, try not to compare against 9 bytes in a 64-bit value: cmpeqb test

more debug statements

add in more CR debug statements

copy in cr0.data into cr0 temp, not whole of cr0 (including ok flag)

remove commented-out vars from ALU input record

write cr0 when op.write_cr.ok is set

add write_cr to ALU record subset

comment out xer ov/so for now

get carry from cr write_cr

select CR0 write out only when RC=1

set CR0 output when OP_CMP or OP_CMPEQB need it

add in use of "Settle"

add in write-mask into MultiCompUnit and MCU-ALU unit test: bug detected in
RC handling

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

unit test for DataMerger

create read-mask for ALU CompUnit: switches off optional operands

create a write-mask, anything with an "ok" in the Record fields

allow MultiCompUnit outputs to be Records, to capture Data.ok

add read-mask to MultiCompUnit

code-shuffle / comments

mess - but a functional mess.  ALU-MultiCompUnit semi-functional using pipeline

grab other results from ALU pipeline in compunit test

order of XER so/ca wrong way round from regspec

still experimenting with ALU-CompUnit interaction

interesting.  use of Settle() works, showing that Regfile is combinatorial on read

module comments for popcount

comments on popcount

trigger ALU ready when operands ready

fixes for DataMerger

trigger read ALU ready/valid from latch as well

use a latch to communicate read/valid output from ALU

DataMerger: rename addr_match_i to addr_array_i

fixed 'return m is missing'

whitespace fixes

latch all output on ALU output valid

create read-done pulse

write-release moves out of "ALU valid" due to using alu_pulse

signal start of request from when ALU triggers result ready

create rising pulse from ALU valid

names of attributes needs to be dest_o not dest_i

rename output signals in Test ALU

Allow immediate assertion of go in the same cycle as rel

Correct typo

There is no "rd" signal. It's "rel".

Send a one-clock "go" pulse after a configurable number of cycles

messing about with proof_regfile.py

move simple_popcount out of class (does not use any class state)

Added Initial() synchronous check with draft truth
table for rp.ren and wp.wen of Register() in proof_regfile

extra check on rd.req in test_alu_compunit

indention

Add proof for OP_SETB

Update to latest wiki version

Add OP_SETB

Fix test_isel to properly examine registers

unittest for DataMerger

more fixes for DataMerger

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

fixes for l0_cache.py

debug-print rd/wr rel in test_alu_compunit

add quick test of 3-operand DummyALU in MultiCompALU

add 3rd parameter to DummyALU

debugging test_alu_compunit.py