rename spblock modules to just straight spblock_512w64b8w after
JP sorted blackbox module loading

also add createSRAMblocks to freepdk_c4m45

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

Management of SRAMs block at Coriolis devel.

Sub block instanciating the real SRAM are added on the fly to the
Yosys blackboxes spblock512w64b8w_X. Must be done *before* ls180
loading.

add vbe spblock models to non_generated and build scripts

shrinking regfile sizes some more

add blackbox attribute to spblock512*.v

also add blackboxes spblock512* etc.

add copying over of spblock*.v and pll.v to build scripts

submodule update

Correct setup for experiment9/freepdk_c4m45, restrict to 6 metals.

update submodule

cleanup mksyms.sh to include FreePDK_C4M45

add export of PDKMASTER_TOP to experiments9/freepdk_c4m45

correct relative link to FreePDK45_c4m45, use submodule
add note about remembering to run git submodule

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

Forgot to update experiments9 doDesign file for FreePDK 45.

Keep in synch with the latest Coriolis. SRAM models in lowercases.

Correct settings for experiment10_verilog & FreePDK45.

make placement of SRAMs optional, and PLL as well, in experiment9 freepdk45

manually comment out pll and sdcard pins

experiments10_verilog/freepdk_c4m45: Add link for add.py.

Top layer -> metal6

experiments9/freepdk_c4m45: Reduce core size.

With a core size of 1.5x1.5mm the effective space margin is 20%.

add SPBlock512 instance generator

code-comments

add two SRAMs, document how to do more

argh, found the blackbox problem: yosys is "doing the right thing" and
identifying spblock as a cell (there are 4 used, therefore it gets identified
as a cell).
also because the blackbox is empty, yosys is optimising it out.
therefore, solution: put something (q = d) into the blackbox, and make
4 each with different names.
yes, it is awful, but it works

try renaming spblock without the underscore

try changing layout of blackbox spblock_512w64b8w

experimenting with blackboxes

rename spblock_512w64b8w, and vco_test_ana for pll

rename blackboxes to lowercase, spblock_512w64b8w, pll

update ls180 sram4k

add yosys BLACKBOX SPBlock_512W64B8W - still blif2vst.py complains

must use VST_FLAGS uniquify uppercase

sort out adding SPBlock_512 SRAM verilog to ls180

update tsmc_018 4k build script

use correct arguments to litex build to create 4k srams sigh

rename ls180sram4k to ls180

add full core variant including 4k sram of ls180

update libresoc.v, c4m-jtag fsm was renamed

update libresoc.v, c4m-jtag fsm was renamed

add an SRAM and wishbone to add test (makes it bigger)
also enable HFNS.  this to test cocotb-ghdl

connect up boundary scan to inputs/outputs

submodule update

use METAL10 for topRoutingLayer

whoops forgot settings.py

submodule update

set routingGauge manually

enable HFNS in adder

include (but do not use) FreePDK45 in experiments10

different FreePDK45 experiments10 chip size

experimentation to get experiment10_verilog work with FreePDK

add FreePDK45 experiments10_verilog doDesign.py

add FreePDK45 variant of experiments10_verilog

update PLL signal output names

doDesign.py: Disable SRAM placement

Reduce core size.

Using 45nm cells makes the design Pad limited.

rename sys_clk in adder test experiments10_verilog (success compile)

rename JTAG port in adder test experiments10_verilog (success compile)

back to "working" verilog add

another attempt to get 100% completed route

Right branch of c4m-pdk-freedpk45.

good grief, increasing ls180 core size to 70,000, 100% route attempt

increase core size to see if global routing can be achieved

whitespace cleanup

use auto-generated pinmux ioPadsSpecs

submodule conflict (update again)

use verilog version of ls180 in FreePDK_c4m45

Update c4m-pdk-freepdk45 submodule.

crank up the numbers (again)

Wip of P&R of ls180 with C4M FreePDK45.

build_full.sh can run til after `make vst`,
`make lvx` fails.

experiments9: Ignore pinmux generated files.

mksym.sh: Check exitence of alliance-check-toolkit

Submodule for C4M FreePDK45 PDK release files.

Use released-libresoc branch.

crank up the numbers to see if routing completion can be achieved

increase katana tracks reserved

use verilog for ls180 instead of ilang

make VST names unique, for GHDL to cope

sigh, broken experiment10_verilog

whitespace

whitespace cleanup

pad name starts with p_

rename design of experiments10 to match ls180 chip pads

experiment with nmigen verilog generation

update / refresh full core DFF

update / refresh full core DFF

run doChipFloorplan in experiments10

increase experiment10 JTAG tap width to 4

update submodule

update 4k SRAM ls180.il

add yosys version number

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

Add a placeholder for the PLL in the doDesign.py for ls180.

Revert "enable high fanout in ls180 experiment9 doDesign.py"

This reverts commit 309301fd58ed12bec149292a40bf1a3c1507d36d.

enable high fanout in ls180 experiment9 doDesign.py

aaagh found bug in litex setup, 64 bit WB bus was truncated

reduce SPR regfile size considerably

reduce INT and FAST regfile sizes by sharing ports