try alternative pad/core connection

Forgot the Makefile, stupid!

First working version of the Flexlib + P&R flow for the ls180+SRAM.

Note: It is working in the sense that the flow complete, but is stills
      contains various errors that needs fixing.
        We discoupled from pinmux as core2chip have problems associating
      the pad instances names with the relevant core signals.
        We guessed a pad placement from pinmux, but it seems a bit odd
      to me...

add blackbox SPBlock 4k SRAM module

remove sram 4k wb bte/cti

litex expects wishbone "err" signals, added to sram 4k

rename sram_4k wishbone interface to actually like include "wishbone"?

Added support files for ls180+SRAM on TSMC 180nm.

add blackbox attribute manually to SPBlock_512W64B8W

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

First working power plane in experiment12.

add 4k sram build

increase core size to 50000 (DFF SRAMs)

expand core size to 28000

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

First working integration of a SRAM block.

The placement itself is completely goofy in order to stress the P&R system
to flush out bugs.

whitespace

whitespace

Netlist integration of the SRAM OK. Layout in progress.

Working bench design with SRAM in top block.

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

Conflicts:
experiments9/doDesign.py

Pinmux loading is now integrated in Coriolis.

add new Memory experiments13

add SPBlock_512W64B8W to memory.py

rename to memory from add

add copy of experiments4 to create memory example

increase core size (again) to cope with DFFs currently being made
instead of SRAM

Revert "very weird bug where CoreToChip.buildChip cannot find gpio_o(8)"

This reverts commit a4ac6b9543939ffea583be44cfba1141bdaeb7e6.

very weird bug where CoreToChip.buildChip cannot find gpio_o(8)

increase size to 45,000 to cope with 3x extra SRAMs

experiment adding 3x extra SRAMs back in but still @ 32-bit WB

wtf does 32/64 bit bus have to do with gpio_o(8) disappearing??

reduce mem width due to yosys bugs.  sigh

added 3 more 4k SRAMs

increase size to 40,000

begin random search for appropriate core size.  start at 36000

add full core back in

update submodule for ls180 pinmux, iopad vss/vdd inversion corrected

Added experiments11, base for full chip with FlexLib & LibreSOCIO.

add comment do not use build.sh

update ls180 litex interfaces

get rid of ibus/dbus/xics advanced wishbone tags

update litex direction of iopads in ls180

corona-core gap too small

increase core size yet again, shrink gap

increase core size, reduce corona gap again

reduce nc ls180 pins to match

increase chip size by 100, make chipSize closer to ring

fix clk_sel width (2 not 3)

trying to get yosys to stop destroying pll_lck_o signal

trying to get yosys to stop destroying pll_lck_o signal

update full core ls180 (actually with litex peripherals but not core)

test of litex peripherals back in (not full core)

get core size big enough to fit pads along width

remove niolib io_in/out signal, no longer needed

remove io_in/io_out from niolib experiments10

submodule update

adjust chip/core size to try to fit ls180 core/pads

add power/ground pads

update CLKSEL / PLLOCK pins for ls180

add code comments for ioring-to-niolib conversion of JSON pinspec files

start conversion of ls180 to new niolib

add io_in/io_out zero/one to help transition to new niolib ioring

messing about to get non_generated ls180.vst running again

update full ls180 core

update to "full" core

add build scripts for ls180

minor reformat of spec, whitespace

add cmos45 to mksyms.sh

Completed experiment10, adder with JTAG (dual clocks) and GPIO pads.

Added one-clock generated add.vst.

Experiment10 switched to the new chip2core module.

update non_generated add.il for convenience

add feedback shift register back in

add non-generated add.il

add jtag IO to experiment10

add JTAG test

add experiments10, to add C4M JTAG

match up power/gnd numbers with pinmux

submodule update

use new extpower/intpower and pads.useCoreSize params

reduce number of not-connected

update experiment4 to use pads.useCoreSize

submodule update

update build.sh

add really cut down version of ls180.vst

really really cut down core

submodule update

move ioring to pinmux

update to new ls180.il (no core yet) with PLL I/O and I2C

sort sys_* pad names

add I2C, allow sys_clk_i and sys_pll_48_o out

increase core.size to 27500x27500

add full core ilang file

commented-out core.size and chip.size which would allow the
full core to fit

use publicly-accessible submodule

add build script for convenience

URL of submodule pinmux needs to use ssh/port 922.

add cki and ck to clock settings

updated ls180 (no core, testing)