Merge branch 'master' of git.libre-soc.org:soc

Allow comments

add function _prtable_lookup and unit test

submodule update

might have RADIXMMU at least semi-working... maybe

use assertEqual in RADIXMMU unit test

skip 1-pred check if m= used in SVP64Asm

Enable VCOMPRESS test case

VEXPAND seems to have some issue in the Simulator maybe.

submodule update

Add new twin predication case

Equivalent to VCOMPRESS followed by VEXPAND.

Adjust twin predication cases for the new syntax

Skip leading zero bits on predicate masks

The PRED_SKIP state moves src/dst step to the next non-zero bit on the
mask.
The leading zeros on the mask (plus the set bit) are shifted out, while
the shifted amount is added to the step.
If the new step value would increase past VL, the loop is ended.

use port name for INT regfile to match up with test_runner gtkw

corrections to Makefile for building / not-building 4k sram ls180

Memory port seems to have been renamed

bit of munging of Makefile, new targets

whoops Makefile error

correct segment check (off by one in LE/BE convert

update submodule

sort out pywriter.py when run with no args

remove "install" from run_sim dependency in Makefile

svp64-enable passed through to PowerDecoderSubsets in core.py

whoops spelling mistake in SPRreduced Enums

Move DECODE_SV to its place between MASK_WAIT and INSN_EXECUTE

Move instruction decoding to after predication

Since predication can update SRCSTEP and DESTSTEP, leave decoding for
after their final values are known.
So, "DECODE_SV" is now responsible for decoding, and sits in line between
"MASK_WAIT" and "INSN_EXECUTE".

Prepare to advance src/dst step after getting the predicate mask

rather invasive reduction of SPR regfile size
done by dynamically creating an alternative SPR Enum

add option to reduce number of regfile ports (get DFFs down in ls180)

reduce number of regfile ports

reduce regfile port usage on non-svp64

radixmmu.py: cleanup, documentation

fix _get_prtable_addr, cleanup

comment about using PriorityEncoder

debug output

add comment skipping in pagereader.py

make svp64 isa caller unit tests more obvious

add option to stop writing isa all.py in pseudocode directory

fix nonzero test in ISACaller RADIXMMU

add --disable-svp64 to litex sim build

make addrshift human readable

add addrshift function (based on microwatt)

do not set sv_changed

testcase for _get_pgtable_addr

read predicate mask from correct point in SVP64Asm

add SVP64Asm option for "m=" to set both src and dest mask

add very small dff sram variant (no 4k SRAMs)

Add test cases for integer VCOMPRESS and VEXPAND

In these cases, either srcmask or destmask is "always", so the
corresponding mask should be all ones, instead of being fetched from the
register file.

make sure non-svp64-mode works

have get_predint return indicator that mask is all 1s

Skip fetching integer predicate mask when register number is zero

Add traces for the new FSM and integer predicate decoding

Decode and fetch integer predicate registers

Fix typo

Add unique name to decoded predication signals

Revert removal of *.value from Enums

Fix syntax

more TODO comments

add for-loop pseudocode for CR predicate mask reading

code comments in TestIssuer

adjust syntax of SVP64 predicate test cas

naah.  back to "sv." syntax for SVP64 assembly

Start work on the predicate fetch FSM

After an instruction arrives, it will decode the SVP64 mask part
and will fetch the masks from the register files.
At the moment, it just returns the all ones mask.
The Issue FSM calls it, after receiving an instruction from Fetch, and
before entering execution vector loop.

Add predication test case, initially disabled

Directly derived from a test in test_caller_svp64_predication.py
The goal is to incrementally develop the TestIssuer FSMs, until it passes.

add override for build commands powerpc64-linux-gnu-{ENVVAR}

enable -mregnames in assembly syntax for unit tests

more pseudocode in TestIssuer

move radixmmu to unit test format

add harmless code and commented-out pseudocode for predication in TestIssuer

sort out predicate zeroing in ISACaller

attempting to add src/dest-zeroing to ISACaller

more comments for TestIssuer when adding predication

testcase for _get_pgtable_addr

decode predicate src/dest zeroing in SVP64RMModeDecode

comments for TestIssuer get_predint and get_predcr

add more pieces of predication reading puzzle to TestIssuer

cleanup TestIssuer (comments)

spelling

code-shuffle in TestIssuer, split out setting up peripherals

move duplicated code to a function in TestIssuer

more hint/comments

comments / code-shuffle

update TestIssuer comments

add comments on most likely place to put predicate mask read-firing

comments TestIssuer, add a stub FSM

add MSR PR read in RADIXMMU ISACaller

re-add auto-generated file simplev.py to gitignore
https://git.libre-soc.org/?p=soc.git;a=commitdiff;h=d3767842a2f8f66f9e3de882a36592bfa3d344b8;hp=3f8a17ca49a1cc9636b85b41b84a0a88476cbdf8

re-add nmigen-type-annotations with libre-soc url

experiment in radixmmu with returning addr_next (and some error messages)

add sv_out2 to PowerDecode and PowerDecoder2
used for 2nd write (currently LD/ST update only)

cross-reference to bug #619

add auto-generation of out2 column in SVP64RM
needed for PowerDecoder2 as well as microwatt svp64 vhdl generation

remove nmigen-type-annotations temporarily

remove nmigen-type-annotations temporarily

add option to move RS in CSV file reading, for compatibility with microwatt
decode1.vhdl;

correct comments

re-enable SVP64 ISACaller predicate tests

add ascii graphic for extsw svp64 operation

add more explanatory comments

add twin-predicated extsw SVP64 ISACaller unit test

add SVP64 dststep incrementing in PowerDecoder2, Testissuer and ISACaller