add extra (test dummy stage in trap to see if combinatorial latency is reduced

add LGPLv3+ notice and add copyright holders

add commented-out connection to JTAG in ECP5 litex

wrong pspec variable in selecting pll clock

sorting out missing clock somewhere

use "enable" and set default actions in getopt

add extra variant to litex core

syntax error

disable gpio in litex core

enable/disable litex irqs based on variant name

Makefile develop, when running setup.py develop specify --user so admin
access is not needed

issuer_verilog.py update to use commandline args using argparse, fix
formatting

move pia from install_requires to test_requires

litex/florent/versa_ecp5.py add arg --fpga [versa_ecp5|ulx3s85f] default
of versa_ecp5, to build for different fpga targets, fix whitespace,
delete ulx3s85f.py as it's no longer needed

fix ModuleNotFound/Import errors found when running pytest, just due to
things being renamed and not kept in sync

update gitlab ci

add tested working fpga compile/build/load file for ulxs3s LFE5U-85F as ulx3s85f.py based on versa_ecp5.py

add way to bypass PLL for ECP5 and sim

comment out XICS/GPIO interrupt test, causes ECP5 litex build to fail
(input incorrectly detected as output)

record commands for building ECP5

litex sim.py operational

florent/versa_ecp5.py remove uneccessary imports, specify actual import
instead of evil 'import *'

add debug start/stop to firmware_upload script

add DMI status / reset to firmware upload script

add first version of firmware uploader

update submodule

update submodule

use libresoc version of c4m-jtag repo

submodule update

drop in "undefined" function into ISAcaller namespace

rename undef to undefined (preserving the fact that it is a function)

missing yields in JTAG pads test to allow settling

finish converting mul tests to use common code

working on splitting out common mul pipe test code

add initial tests for mul-add instructions

add carry handling to pia_res_to_output

move pia_res_to_output to common test helpers

move mul pipe ilang test to separate file

add undef()

update submodule

update submodule

missing yields in JTAG pads test to allow settling

minor icache cleanup

second attempt at https://bugs.libre-soc.org/show_bug.cgi?id=485#c59,
still not working properly, but it's closer

remove singleton dict per https://bugs.libre-soc.org/show_bug.cgi?id=485#c58

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

add WIP test_pipe_caller.py for mmu

add incoming PortInterface to be connected to LoadStoreCompUnit

JTAG boundary scan test 1st attempt

rework jtag test to use JTAG class not DMITAP

split out jtag util functions to separate module

first attempt at 3) of
https://bugs.libre-soc.org/show_bug.cgi?id=485#c41, not working yet

modify wb_get per 1) of https://bugs.libre-soc.org/show_bug.cgi?id=485#c41

connect mmu_done, ldst_error, cache_paradox

missing invert_in field from shiftrot input record

git submodule update

reorder / reorganise reset signals slightly

fix div tests

update submodule

Fix forgotten test_pipe_caller changes from e0b4334c7d83dda41d5610239150079f30a2f713

remove redunant signals

update comments on pimem.py

test_mmu_dcache_pi.py

comments

add ports function to DummyPLL

use pdecode2.do not pdecode2.e in test_pipe_caller tests

skip Decode2ToOperand from PowerDecodeSubset

comment SRR1 mem.exception

add SRR1 setting for LDST memory exception trap

passing LDSTException over to Trap Pipeline

add LDSTException decode/handling in PowerDecoder2

make LDSTException fields added from list of fieldnames

move LDSTException to mem_types

submodule update

add LDSTException to PortInterface

add sdr bypass routing via JTAG boundary scan

add divde regression test

update submodule

add moduw regression test

update submodule

add workaround for nmigen bug #502

This fixes modsw

update submodule

add modsw regression

add test case for divweu regression

update submodule

print regs in hex

add debug / investigation print statements

`deepcopy` from cache instead of recreating parsers for `GardenSnakeCompiler`

changes `make develop` time from about 1m30s to 1m09s for me

format code

icache.py fix ispow2() util fn per https://bugs.libre-soc.org/show_bug.cgi?id=485#c53

whoops fix syntax error

whoops fix syntax error

return test rather than "if test return True else False"

whitespace

whitespace

icache.py add python asserts that were a TODO commented section from
icache.vhdl, print all constant values at start of icache_sim() in alphabetic order, make constant naming consistent

icache.py fix formatting, mostly due to reduced indentation in preceding
commits, remove uneccessary Display() statements

icache.py remove comment that contained the entirety of microwatt's
icache_tb.vhdl as it is no longer needed

icache.py move icache_miss WAIT_ACK FSM state into method icache_miss_wait_ack() to reduce clutter, indentation

icache.py move icache_miss CLR_TAG FSM state into method icache_miss_clr_tag() to reduce clutter, indentation

icache.py move icache_miss IDLE FSM state into method icache_miss_idle()
to reduce clutter, indentation