fix broken remainder for div FSM

clean up formatting

although shift-rot does not alter XER.so it still needs it as input for CR0

add way to capture CR from DMI in litex sim

add CR read to DMI interface

shorten using temp vars

add CR DMI interface

add crxor unit test to qemu

dcache.py fix whitespace, fomatting, syntax

dcache.py fix formatting

dcache.py move Reservation RecordObject to top of file

dcache.py move RegStage1 RecordObject to top of file

dcache.py move MemAccessRequest RecordObject to top of file, small
formatting changes

dcache.py move Stage0 RecordObject to top of file

argh, reading regfile over DMI was overlapped and corrupting reg 0

add isel CR tests to run on qemu (confirmed working)

TestCachedMemoryPortInterface cleanup

make it easier to select FSM/Pipe DIV unit

fix *another* ld-update-related timing / FSM issue

tidyup / shuffle after review

remove default parameter

"WAY" does not exist - range(NUM_WAYS) was intended

use WAY_BITS in appropriate locations

reminder that the license (reflecting what is in setup.py) is the LGPLv3

Merge branch 'master' of git.libre-soc.org:soc

dcache.py commit first full tranlation pass, about five percent left
undone as I don't understand how to do it and need help

update copyright notices to include additional primary author
(michael, please make sure to be properly informed on copyright law.
the git commit logs are the "ultimate" record, and simply being just one
of the authors does not mean that you can take the entire code and re-license
it under your own license.  you can only take the portions that *you* wrote)

add load algebraic immediate unit test

add algebraic ld tests lwax, lwaux

Add copyright to files I primarily authored in simulator/

Add copyright to files in fu/ that I was the primary author on

Add copyright statement to power_decoder.py

Michael Copyright

bring "core stopped" signal out through DMI interface

add in DMI "stat" loop which monitors core "stopping"

Allow an empty style, and passing default styles as arguments

This permits to entirely avoid passing a style structure, if only
the root selector is needed.

Add comment node type

Add base and display styles

Apply style from node own name

Add color style

Collect styles from the tuple

Propagate the root style to all signals

Begin by prepending the default module path to all signal names.

comment why litex sim mem map is altered

multiply does not have invert_in, zero_a or invert_out

rename invert_a to invert_in because logical inverts RB

update submodule

load bios not 1.bin unit test

add extra div regression tests

Move comments to the docstring

Walk the DOM and emit the trace names

Descend into the children of each group, while emitting the group
delimiters.

add eqv to logical unit test

add nor and nand to unit test

moved to div pipe temporarily in compunits

bug in andc and orc, complement was taking place on RA not RB

extend addis test

add andc and orc tests, failing because RB needs inversion not RA

modsd bug, https://bugs.libre-soc.org/show_bug.cgi?id=471

First draft of a mini-language to describe GTKWave documents

Uses a split CSS + DOM approach, where style is separated from content.
For the moment, only syntax and semantics definitions are proposed.
Implementation should be the next step.

submodule update

add regression test for nonzero addis

add means to run microwatt test binaries

r0 zero tests on addis, fails

investigating litex sdrinit function

add pseudo-op conversion

add start of litex bios counter loop

remove extraneous comments

testing 64-bit wishbone bus after 32-bit *still* fails ECP5 memtest *sigh*

typo fix in test_l0_cache_buffer2.py

dcache.py fix asserts, use backslash and two strings, one per line,
fixes rest of https://bugs.libre-soc.org/show_bug.cgi?id=469#c2

dcache.py replace functions that return signals with constants, generate
ranges from constans instead of same functions returned signals, remove
default values from function args, fixes most of https://bugs.libre-soc.org/show_bug.cgi?id=469#c2

wb_types fix typo

connect TestCachedMemoryPortInterface to LDSTSplitter

get litex sim enabled with 32-bit wishbone bus

ld/st bus reduction test operational

first test of down-converted load/store from 64 to 32 bit

first test of down-converted load/store from 64 to 32 bit

add in WishboneDownConvert into LoadStoreUnitInterface

comment formatting

remove default values

just range(the_constant)

MUL pipeline WIP: mullw and mullwu covered.

MUL pipeline: account for overflow flags.  WIP

Merge branch 'master' of git.libre-soc.org:soc

dcache.py commit today and yesterday's progress (sorry for the delay,
unexpected circumstances led me to not be able to commit yesterday)

MUL pipeline proofs: mulli / mullw WIP.

MUL pipeline proof: muldw(u)

MUL pipeline proof: signed mulhw

start wiring TestCachedMemoryPortInterface

testcase refactoring

add new class TestCachedMemoryPortInterface

bugfix wishbone downconvert using wb sram 64-to-32 test

add a wishbone upconverter

rename and document fields in shift_rot proof

comments in dcache

more subtle interactions between wishbone bus when there are delays,
LD/ST CompUnit and PortInterface

bit of a reorg of mul proof, tracking down missing
Assume op.is_32bit == 0 for OP_MUL_H32

move long mul tests to separate unit test

use "Mask" class which is more gate-efficient than (1<<x)-1

WIP: OP_MUL proofs started.

I am out of my league.  Cannot figure out how to make proof pass.
Committing latest incarnation of proof code.

set up StageChain of 3 mul stages

fu/mul/test/test_pipe_caller.py test case_all_rb_close_to_ov change rb
dividend from randint(0,1) to randint((-1 << 31), (1 << 31) - 1)