add pspec to test_core.py

more rename spr1/spr2 to fast1/fast2

whitespace

more updating spr1/spr2 to fast1/fast2

more updating spr1/spr2 to fast1/fast2

rename spr1/spr2 to fast1/fast2 in branch

update trap docstring

use new consts module

sorting out trap fastregs

sort out trap test reg checking

resolve spr names in ISACaller

rename spr1 to fast1 in trap data

sorting out fast/spr naming

oops initialise Function Unit class with idx

add first cookie-cut test_trap_compunit.py

add gitignores

debugging decoding of SPRs (fast)

add spr test, add decode of spr in/out

add spr main stage

add spr input record

add SPR pipeline

reduce steps per stage to 8

set only div/rem supported

allow flexible selection of the types of ALUs

fix unit tests due to change in using pspec

use Mock class (more convenient)

allow ALU names to propagate through from FU to CompUnit ALU

name function unit ALUs

comment out DIV unit for now

increase combinatorial stages to 8

reduce DIV radix to 1

add DIV function unit to compunits

add trap function unit into compunits

add bare wishbone option to TestIssuer, sort out ports

use single-arg pspec for TestIssuer and Core

first experimental index.rst for sphinx documentation

add sphinx doc preliminary start

Present the ALU result only when valid_o is active

This should help to catch latching of invalid data.
Also, better demonstrates the valid / ready protocol.

whoops missed some cases in unit test changing ALUHelpers

minor reorg on how Bus and Config classes are set up

whoops swapped trap test instructions accidentally

print out msr for debug

attempting to add SPRs to rfid test

add OP_SC

trap test check results

add name "test_issuer" to ilang conversion

add in trap compunit

add rfid and td/tw trap test

continue debugging trap pipeline

debugging trap pipeline

start running trap unit test, fixing errors

add lte ltu for use by twi and other trap functions

add in pseudocode keyword into mdwn isa files

code-morph on div pipeline

add README for fu directory

use correct ALUHelpers in div test

sort out syntax errors in div

first unit test for div

update submodule to fix div bug

add ignore for parsetab.py

add autogenerated do not commit comment

update submodule to div overflow

separate out divide by zero cases

update OV and OV32 ISACaller flags if overflow occurs

attempting to add overflow setting in ISACaller

whoops, hex parser digits are in multiples of 4 bits

fetch instructions from bare wishbone fetch unit

Start with a simpler test case

Leave other variants (immediate, rdmaskn) for later.

Let p.ready_o be active while the test ALU is idle

The valid/ready protocol doesn't actually forbid p.ready_o
being active while p.valid_i is inactive. It just mean that
the ALU is idle, and is ready to accept new data.

This should help avoiding potential combinatorial loops from
p.ready_o to p.valid_i.

add cached fetch unit pass-through args

need args to WishboneArbiter, match data width size

Add missing ports to the test ALU

read from instruction memory using FetchUnitInterface

add Config Fetch interface and quick unit test

add test instruction memory

add readonly option to TestMemory

expand instruction bus width to 64 bit, start on a mini-cache
for instructions (one line)

parameterise minerva i-cache

got Pi2LSUI FSM working

sram address do not cut by LSBs

new Pi2LSUI working, using PortInterfaceBase

start new version of Pi2LSUI based on PortInterfaceBase

pass addr/mask through to PortInterfaceBase rd/wr addr

cleanup (remove unneeded imports)

more code-shuffle for TestMemoryPortInterface

more code-shuffle for TestMemoryPortInterface

minor cleanup, put get/set rdport/wrport into function

merge LDSTPort into TestMemoryPortInterface

use PortInterface connect_port

use PortInterface connect_port

attempt to get Pi2LSUI FSM working

only activate ld_in_progress if addr is ok

make Memory accessible via TestSRAMBareLoadStoreUnit

increase (double) address width in TstL0CacheBuffer

increase (double) address width in TstL0CacheBuffer

unit test in l0_cache to connect to testpi and test_bare_wb

make PortInterface modules consistent with same API

use ConfigMemoryPortInterface in TstL0CacheBuffer

fix TestMemLoadStoreUnit, it required a FSM to monitor write
and also needed to honour the "busy_o" signal

add wishbone Pi2LSUI test