connect SDRAM dqm to wrdata_mask

lots of sorting out iopads
* add sdram clock
* rename serial to uart
* disable I2C for now (needs bi-directional pads)
* make sdram and sd0 "en" only one pin (sort out litex issue)
* add "NC" pins so that there are no missing pins

add "nocore" option to build verilog

switch off internal gpio (testing)

rewrite ilang file after litex ls180 build

had to over-ride the wishbone functions on C4M TAP
the default features assume stall, which is not available

icache.py fix translation mistake

Convert yet another few tests to be able to use latest cxxsim

add Makefile for creating ls180.il

rename sys_clk_i to clk_24_i

add clock selection mechanism

DMI-to-JTAG needed to be "sync" to get ack/resp right

do not use simdec2 in test_pipe_caller

fix annoying alu test_pipe_caller bug, missing asmcode

add alternative PowerDecode2 to branch test_pipe_caller

Convert a few more tests to be able to use cxxsim

try svf test of DMI MSR

make check of LDSTMode.update conditional in PowerDecoder2

add ls180io.py

add openocd script to fire off svf test

get openocd svf test running, replicating jtag test

put test into "server" mode for connecting with openocd

create client-server version of jtag debug unit test

create client-server version of jtag debug unit test

class-ify jtagremote

send/receive jtagremote protocol

basic client/server socket example

add openocd configs

reduce sdram pins to smaller address and only 1 cs_n

only enable pads connections for ls180 for now

icache.py fix several subtle bugs that were lines that I had missed from
icache.vhdl, as well as sneaky incorrect indentations, now it runs,
passing the 'assert valid', but failing on the
'assert insn@0x0000000000000004=00000001', time to use vcd to debug

wb_types.py add reset value of 0b11111111 for WBSelType, which is the value of the WBMasterOut object's field 'sel', wich is the 'r.wb.sel' value that appears in both icache.py and dcache.py, source of this reset value is line 614 of icache.vhdl

Use nmutil simulator module to simplify choosing among engines

do not have to use uart_litex gpio_litex names

add comments

enable GPIO pads through C4M JTAG

c4m iopad integration working

icache.py add some missing lines from icache.vhdl, add sram for sim, fix
bug due to main state machine being indednted one level to far an thus
not triggered properly

mem_types.py wb_types.py add name constructor to all RecordObjects

icache.py fixed all errors that raised python exceptions, now runs sim, sim doenst work properly, time to use gtkwave to debug

Fix whitespace, remove unused imports

brackets round imports looks cleaner?

add jtag c4m pins which gives us a way to connect IO pads for JTAG debugging

Use nmutil simulator module to simplify choosing among engines

cs_n and cke in sdram need to match in length

change litex sdram pinouts to ASIC type

redo litex SDCard to send out data/cmd o/i/en pins

sort out GPIO with i/o/oe in ls180

add ls180 pinmap text file

attempt GPIO bi-directional

add I2C master to ls180

add 2 PWMs (quick, easy to do)

move dmi_sim to separate module

update submodule url

Revert "disable pia in div tests"

Bug #497 resolved as invalid

This reverts commit 05b9baec72be4ef56de2ed56ec12cbf5f7f0eefe.

add openocd.cfg experiment

create a JTAG platform and connect it up.  jtagremote is actually running

add jtagremote to litex sim, add new "variant" to core.py for jtag

link litex ls180soc JTAG pads

add jtag wishbone and jtag ports to libresoc litex core.py

add jtag interface to issuer_verilog

add sys_rst to Clock Reset Generator

add JTAG IOpads and rename rst to sys_rst

add similar platforms to ls180.py

add JTAG bus module

split out dmi2jtag into own unit test

submodule update

Port soc.experiment.alu_fsm to the new way of invoking cxxsim

To use cxxsim, export NMIGEN_SIM_MODE=cxxsim from the shell.
Be sure to check out the cxxsim branch of nMigen, and update yosys to the
latest commit as well.

To use pysim, just keep NMIGEN_SIM_MODE unset. This should be backwards
compatible to old developer versions of nMigen.

Alternatively, when using a recent developer version,
export NMIGEN_SIM_MODE=pysim.

disable pia in div tests
https://bugs.libre-soc.org/show_bug.cgi?id=497

add MMU (commented out)

add missing file

add quick wishbone jtag test

experiment set dmi msr read

add DMI JTAG test

add JTAG basic unit test

arg complete rewrite of JTAG2DMI, based it on staf (chips4makers) WB

Add induction proof for the FSM Shifter

Add bounded proof to FSM Shifter

In the process, fix an off-by-one bit size bug.

Let the formal engine create some test cases for the FSM Shifter

resolve issues in async sim: must not drive async clock from sim.add_clock

still experimenting with async FF sync

continuing async clock experimenting

add an async clock synchronizer experiment

first version code-morph on dmi2jtag

add pc_o not connected

set ROM to empty, set SRAM to tiny 0x200, get things working first

Remove demonstration code

This was moved to nmutil.test.example_gtkwave.

urk. wishbone slave devices declared incorrectly (I/O inverted)

disable internal RAM set SRAM to much smaller

shrink size of SRAM to 8k, move things around

add (disabled) tri-state GPIO

remove the gpio peripheral which was previously hard-linked to interrupts

add 3x EINTs to ls180soc

add SPI, sdcard, preliminary GPIO to ls180 pinouts

argh got fed up trying to shoe-horn into sim.py

can remove unneeded overrides of Prev/Next Control

add divwe regression test case

re-enable test case -- no longer goes into an infinite loop

fix bug #492

replace sim._state.timeline.now with sim._engine.now