continue to assert PC in FetchFSM if needed

enable I-Cache wishbone memory type in issuer_verilog.py if MMU requested

whoops issuer_verilog.py enabling mmu has to pass microwatt_mmu
option to TestMemPSpec

for each unit test case in test_issuer_mmu_data_path.py initialise memory
to empty

test_issuer_mmu_data_path.py needs to use wb_get because of
reading from i-cache cannot be done without it

mmu code-comments

comments

use prtbl in proc_tbl_wait in mmu

mmu.py comments

set up DAR correctly in unit tests, added set_ldst_spr() which toggles
LoadStore1 input flags in order to store DAR in the unit itself

unit tests for SPRs when MMU enabled,
start setting DAR, DSISR, PIDR, PRTBL etc

more code-comments

code-comments in MMU

prefer not to invert when doing if/else.

more code-comments

add RTPDE - Radit Tree Page Directory Entry - Record and use it in MMU
RTPDE is different from RTPTE

add (and ues) PRTBL Record in MMU
PRTBL: Page Table Record.  it is identical in format and naming PGTBL

create PGTBL Record and use it in MMU page_table_idle

add hard stop address in ifetch unit test, bit of a mess:
TestIssuerFSM is just being caught on the edge of attempting to execute
another instruction at a TRAP point

set terminate if core terminate requested
rather than override what is in TestIssuerBase, which examines PC for
a DBG DMI Halt condition (stop_addr_o)

code-comments

add DMI STOPADDR register and use it in HDLRunner to halt simulations
at exactly the right point.  very useful also for gdb hardware-level
breakpoints

break out when core is stopped in HDLRunner
should be using DMI status check but this is quick

add link to XICS bugreport

sort out reset signalling after tracking down Simulation() bug

add icache/dcache/mmu unit test for TestIssuer
this is a work-in-progress

get instructions to re-run in issuer after I-Cache TLB lookup

forgot to connect up I-Cache to MMU

move connection of bus.stall in icache.py,
only create a fake bus.stall if ibus does not have a stall signal

tidyup

tlb_req_index is TLB_BITS long not TLB_SIZE

whoops, a Simulation bug, dcache bus ack Signal needed to be
copied into a separate combinatorial Signal

give names to MMU records

set_mmu_spr was using the slow-SPR index for the regfile
not the actual 10-bit SPR number.  hence trying to set PRTBL
fails

whoops remove duplicate code (cut/paste error) no harm done

remove more unneeded code

read MSR.PR and MSR.DR and update ICache priv/virt moed during fetch

remove more of SVP64 from TestIssuerInternalInOrder

remove update of pc, msr and svstate from TestIssuerInOrder

move update of pc, msr and svstate into TestIssuerBase

comment-out TestIssuerInternalInorder for now

move alternative TestIssuerInternalInOrder to new file
soc/simple/inorder.py

split out common elaboratable code from TestIssuer,
move it to TestIssuerBase.

big split-out of common functions in TestIssuer to TestIssuerBase

simplifying / tidyup of TestIssuer to get CoreState

sort out MSR, read/write in same way as PC/SVSTATE in TestIssuer

whoops accidentally commented out setup of instructions
in setup_i_memory

get fetch_failed working with no MMU

test_loadstore1.py: test_loadstore1_ifetch_multi now working

trying to get TestIssuer FSM to respond correctly to fetch exceptions

get OP_FETCH_FAILED to respond/return an exception correctly

update wb_get memory with instructions if required
this is for running TestIssuer with rom={some dictionary}"

fix test_loadstore1_ifetch_multi() in test_loadstore1.py

wip test case for virtual address fetch using fetch interface

fix test_loadstore1_ifetch_multi()

GitLab-CI: Increase clone depth

Currently, GitLab-CI fails with this error:

  error: Server does not allow request for unadvertised object d96f737c0a53dde983060522816bbef016b449ce
  Fetched in submodule path 'pinmux', but it did not contain d96f737c0a53dde983060522816bbef016b449ce. Direct fetching of that commit failed.

Fix it by increasing the clone depth from the default of 50 to 500.

MMU LOOKUP for fetch failed, priv mode is inversion of MSR.PR

link MSR.PR into MMU FSM OP_FETCH_FAILED

return temporarily to older version of pinmux submodule

request a flush of icache to clear the instruction-fault state
when an exception is identified
g

try to get multi test running

comments about test_loadstore1_ifetch()

fix test_loadstore1.py with MSR=PR/DR
for invalid test pr=1 but for others pr=0

set pr=0 because privileged mode is pr=0 not pr=1

add in missing MSRSpec import

commented-out code

update MMU PortInterface Test (misalign)

cleanup test_ldst_pi.py

update old TestMicrowattMemoryPortInterface

replace msr_pr with msr

cleanup test_dcbz_pi.py

fix up pr/dr/sf in PortInterfaceBase

pass in new MSRSpec to test_loadstore1.py not msr_pr=1

convert PortInterfaceBase to pass msr not msr_pr
https://bugs.libre-soc.org/show_bug.cgi?id=756

convert LoadStore1 to new msr.pr/dr/sf
https://bugs.libre-soc.org/show_bug.cgi?id=756

add msr to MMU Op Subset record

use NamedTuple pr in test_pi2ls

still have to import MSRSpec

connect up PortInterface priv_mode, virt_mode and mode_32bit
to MSR.PR, DR and SF.
https://bugs.libre-soc.org/show_bug.cgi?id=756

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

construct an MSRSpec in PortInterfaceBase (not used yet)

remove redundant MSRSpec from pimem

whoops wrong variable names

rename msr_pr to priv_mode in LDSTCompUnit

TODO comments about using MSRspec

change PortInterface naming to msr not msr_pr in set_wr_addr
and set_rd_addr.  the name-change does not affect any code at the moment

add namedtuple proposed by lkcl in chat

add signals to port interface as descibed in bug 756

more work on test_loadstore1_ifetch_multi()

set and reset instruction fault so it does not occur twice

when an exception happens, if it is a fetch_failed take the
exception from the MMU not from LDST.

at some point need a much more sophisticated way of detecting which
unit created which exception

delay MMU LOOKUP done by one clock so that the exception matches timing

bring MMU exception out where AllFunctionUnits (and then core)
can get at it

bring exception out from MMU FSM, correct "done"
signal output on OP_FETCH_FAILED

add LDSTException output to MMU

drat, a test inverting the instruction made it into the git history

starting to hack in fetch failed (including OP_FETCH_FAILED)
going really badly as far as code-readability and clean design is concerned
but is progressing

a truly dreadful hack: OP_TRAP works (LDST Exceptions) because the
main decoder (PowerDecoder2) is used by core for the Trap pipeline.

unnnnfortunately... for MMU, a *Satellite* decoder (PowerDecodeSubset)
is used.  and Satellite decoders *only* understand *instructions*.
(which they part-decode locally).

therefore a manual override of the satellite decoder insn_type
and fn_unit is required when OP_FETCH_FAILED occurs.

truly awful.

print debugs established that when a wb_get memory dictionary is
passed in, trying to use setup_i_memory and setup_tst_memory will not
work.

using wb_get has to be established a different way

set fetch_failed into PowerDecoder2 combinatorially

in a terrible botched way, get at I-Cache and set it up
this is for adding in I-Cache and MMU into core.