remove sram4k wishbone bte/cti in litex interconnect

litex expects wishbone "err" signals even if not used

extend name of sram4k block with _wb suffix

unit test: pass bool mmu

add comments and more stub functions

add segment_check function, plus quick test.
also fix order because SelectableInt deals in BE

add decode_prte function to RADIX

add trivial LD/ST redirectors into RADIX ISACaller

Move writing of the PC state register to the issue FSM

Before fetch, update the PC state register with the NIA, unless PC was
modified in execute.

Move the wait on "core stop" out of fetch, and into issue

During a Simple-V loop, the fetch FSM will sit idle, unable to pause the
execution. A good alternate place to wait on "core stop" release is at
instruction end, before either fetching a new instruction, or going back
to the SV loop.

On system initialization, we need to pause as well, since there was no
instruction which ended previously.

removing --user from make develop

whitespace

update test_caller_radix.py

ISACaller: add option mmu

whoops microwatt already allocates SPR 720

add comments from gem5-experimental mmu

add cached pgtbl0/3

add two functions for checking permissions, to be based on microwatt

add RADIX skeleton and unit test

add debug strings

remove singleton pattern

add pywriter Makefile entry

cur_state is a global, does not have to be passed as a parameter in TestIssuer

set SVSTATE in TestRunner using new TestIssuer.svstate_i

add svstate_i to TestIssuer which mirrors pc_i

comment out changing SPR 720 because 720 is not supported by the MMU pipe

sort out SPR setting in MMU

operating correctly, not directing MMU SPRs to SPR Pipeline,
failure with PC likely due to ISACaller not supporting SPR 720

must always set ok for writing out data otherwise it never hits regfile
(and causes compunit to fail)

Revert "fix Bug 607 - unnecessary code added related to MMU in PowerDecoder2"

This reverts commit 0b31706069567c4124ebac487f238342cc540d79.

move SVP64 RM decoder to separate module

add additional SVP64 RM decode fields

start on SVP64 RM Mode decoder

more SVP64 enums

add SVP64 RM sub-field enums

move SVP64 Extra decoders to separate module

fix syntax error

move SVP64PrefixDecoder to separate module

add PowerDecoder.no_in_vec

add svp64_instrs to power_svp64

fix Bug 607 - unnecessary code added related to MMU in PowerDecoder2

fix Bug 603 - use SPR names/numbers from sprs.csv

use PowerDecoder2.no_out_vec instead of manual vector detection in ISACaller

add corresponding VL=0 unit test as from 161b7d67b in svp64_cases.py

Add traces for the new FSM

Add a vector case with VL == 0

This will be useful for testing the fetch <-> issue loop.

comment on CoreState

remove sv_changed input to fetch_fsm, add it to issue_fsm TestIssuer

moving new_svstate and update_svstate into issue FSM TestIssuer

move fetch_insn_o into issue_fsm TestIssuer

add comments, missing that VL loop ends after execution if no_out_vec set
SVP64 TestIssuer

Implement a decode/issue FSM between fetch and execute

The idea is for it to:
* keep looping "fetch" while VL==0 on a vector instruction.
* keep looping "execute" while SRCSTEP != VL-1.
* unless PC/SVSTATE was modified by "execute", in that case do go back
to "fetch".
* update PC and SRCSTEP accordingly.

wb_get: write outputs to seperate logfile too

update mmu testcase

test_runner.py: add needed imports

add comments explaining split
https://bugs.libre-soc.org/show_bug.cgi?id=606

move DecodeCROut/In (at last) out of PowerDecoderSubset and into PowerDecoder2
https://bugs.libre-soc.org/show_bug.cgi?id=606

start making write_cr0 independent of DecodeCROut
https://bugs.libre-soc.org/show_bug.cgi?id=606

deduplicate

add note that SVSTATE has changed, this will allow picking up that
Trap pipeline has altered SVSTATE

Fix typo when calculating PowerDecoder2.no_out_vec

move setting of NIA into fetch FSM in TestIssuer

whoops

moving PC-setting (NIA) out of execute_fsm in TestIssuer

rename inter-FSM handshake signals in TestIssuer

err trying to put in some FSM handshake signals, getting confused

comment for where SVSTATE FSM should go

add CR out vector detection to PowerDecoder2 no_out_vec

The field selection function was moved to nmutil.util

All previous users were updated.

Hide the register augmentation traces by default

This saves some vertical space if you are not interested in seeing this
level of detail, but it is still there if you need it.
Needs the latest nmutil version for it to work.

move execute_fsm to separate function in TestIssuer

move fetch_fsm to separate function in TestIssuer

add JTAG enable/disable of 4k SRAMs

The new version of "sel" is smart enough to find a suitable Signal name

An up-to-date version of nmutil is required for this.

add comments for Mode field in SVP64Asm

comments in SVP64RMFields

Use the new selection field function from nmutil

Note that the new function accepts a Module on which it to generate its
wires, and returns a Signal of the appropriate size.

Be sure to update nmutil to get the new function.

Use symbolic values as field sizes

Replace all hardcoded shifts into RM by usage of SVP64RMFields

create SVP64CROffs consts for when SVP64 Vector-of-CRs is active (Rc=1)

comments on sv.add. Rc=1 unit test

add in Vectorised CRs when Rc=1 into ISACaller

add CR1 to DecodeCRIn/Out

add some debug checking to get_pdecode_cr_out

add crossreference to bug #603

add more debug output to get_pdecode_cr_out

Actually forward the field width to field_slice()

This means that field extraction of multi-bit subfields, for field sizes
other than 64 bits, was buggy up to now.

Fortunately, there were no users of non-default field sizes so far.

Assemble the SV64 prefix from its subfields using SVP64PrefixFields

start on CRs in SVP64 mode

fix SVP64Asm Rc=1 assembly

add black-box attribute to 4k SRAM cell

Fix more MSB0 issues in comments

Replace more hardcoded constants with symbolic field numbers

increment CRs based on srcstep, see what happens

add litex wishbone interconnect to 4x 4k SRAMs
also had to add one more of the massive DFF 512 byte SRAMs in order to cover
all the exception areas (0x900) without going into 4k SRAM area,
which litex demands to be on an aligned boundary

add QTY 4of 4k SRAMs SPBlock512W64B8W to TestIssuer if enabled

add option for QTY 4x 4k SRAM blocks (not added yet) to issuer_verilog

add Wishbone-wrapped SPBlock_512W64B8W

whoops set ROM to none by mistake

whoops spelling error