set routingGauge manually

enable HFNS in adder

include (but do not use) FreePDK45 in experiments10

different FreePDK45 experiments10 chip size

experimentation to get experiment10_verilog work with FreePDK

add FreePDK45 experiments10_verilog doDesign.py

add FreePDK45 variant of experiments10_verilog

update PLL signal output names

doDesign.py: Disable SRAM placement

Reduce core size.

Using 45nm cells makes the design Pad limited.

rename sys_clk in adder test experiments10_verilog (success compile)

rename JTAG port in adder test experiments10_verilog (success compile)

back to "working" verilog add

another attempt to get 100% completed route

Right branch of c4m-pdk-freedpk45.

good grief, increasing ls180 core size to 70,000, 100% route attempt

increase core size to see if global routing can be achieved

whitespace cleanup

use auto-generated pinmux ioPadsSpecs

submodule conflict (update again)

use verilog version of ls180 in FreePDK_c4m45

Update c4m-pdk-freepdk45 submodule.

crank up the numbers (again)

Wip of P&R of ls180 with C4M FreePDK45.

build_full.sh can run til after `make vst`,
`make lvx` fails.

experiments9: Ignore pinmux generated files.

mksym.sh: Check exitence of alliance-check-toolkit

Submodule for C4M FreePDK45 PDK release files.

Use released-libresoc branch.

crank up the numbers to see if routing completion can be achieved

increase katana tracks reserved

use verilog for ls180 instead of ilang

make VST names unique, for GHDL to cope

sigh, broken experiment10_verilog

whitespace

whitespace cleanup

pad name starts with p_

rename design of experiments10 to match ls180 chip pads

experiment with nmigen verilog generation

update / refresh full core DFF

update / refresh full core DFF

run doChipFloorplan in experiments10

increase experiment10 JTAG tap width to 4

update submodule

update 4k SRAM ls180.il

add yosys version number

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

Add a placeholder for the PLL in the doDesign.py for ls180.

Revert "enable high fanout in ls180 experiment9 doDesign.py"

This reverts commit 309301fd58ed12bec149292a40bf1a3c1507d36d.

enable high fanout in ls180 experiment9 doDesign.py

aaagh found bug in litex setup, 64 bit WB bus was truncated

reduce SPR regfile size considerably

reduce INT and FAST regfile sizes by sharing ports

add missing floorplan function call

hooray, corrected pinouts

really weird error "unsupported direction for eint" which makes no sense

Uodated doDesign for the latest ls180 (sram variant).

increase DFF RAM size slightly

add very small DFF srams variant

create small dff with 4x 4k SRAMs

ls180.il update

argh pinmux generating bi-directional SDR DM when it should be output

update ls180.il

update submodule

update ls180.il 4ksram with correct sdram connections

Add experiment9/symbolic to test the multiple drivers problem.

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

Adjusted doDesign.py scripts to use Chip.doChipFloorplan().

try alternative pad/core connection

Forgot the Makefile, stupid!

First working version of the Flexlib + P&R flow for the ls180+SRAM.

Note: It is working in the sense that the flow complete, but is stills
      contains various errors that needs fixing.
        We discoupled from pinmux as core2chip have problems associating
      the pad instances names with the relevant core signals.
        We guessed a pad placement from pinmux, but it seems a bit odd
      to me...

add blackbox SPBlock 4k SRAM module

remove sram 4k wb bte/cti

litex expects wishbone "err" signals, added to sram 4k

rename sram_4k wishbone interface to actually like include "wishbone"?

Added support files for ls180+SRAM on TSMC 180nm.

add blackbox attribute manually to SPBlock_512W64B8W

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

First working power plane in experiment12.

add 4k sram build

increase core size to 50000 (DFF SRAMs)

expand core size to 28000

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

First working integration of a SRAM block.

The placement itself is completely goofy in order to stress the P&R system
to flush out bugs.

whitespace

whitespace

Netlist integration of the SRAM OK. Layout in progress.

Working bench design with SRAM in top block.

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

Conflicts:
experiments9/doDesign.py

Pinmux loading is now integrated in Coriolis.

add new Memory experiments13

add SPBlock_512W64B8W to memory.py

rename to memory from add

add copy of experiments4 to create memory example

increase core size (again) to cope with DFFs currently being made
instead of SRAM

Revert "very weird bug where CoreToChip.buildChip cannot find gpio_o(8)"

This reverts commit a4ac6b9543939ffea583be44cfba1141bdaeb7e6.

very weird bug where CoreToChip.buildChip cannot find gpio_o(8)

increase size to 45,000 to cope with 3x extra SRAMs

experiment adding 3x extra SRAMs back in but still @ 32-bit WB

wtf does 32/64 bit bus have to do with gpio_o(8) disappearing??

reduce mem width due to yosys bugs.  sigh

added 3 more 4k SRAMs