move over to openpower-isa

moving more over to openpower-isa repo

removing more as moved over to openpower-isa

submodule update

add debugging and buffering to CacheRam

whitespace

r1.end_row_ix off-by-one in dcache

sync missing in dcache

dcache.py code-comments

cleanup dcache

error using sync, should have been comb

Implement CR predication

Read the CR fields in a VL loop, building the masks bit by bit.
TODO: implement reentrancy, by shifting out already used mask bits.

CR sub-fields are stored in MSB0 order

experimenting with dcache

testcase: pass PRTBL to mmu

Add CR predication test case for TestIssuer

Directly derived from the corresponding case in
test_caller_svp64_predication.py
It is expected to fail, until CR predication is implemented on TestIssuer.

Fix comment in CR predication test case

The comment at the top of the test case was inconsistent with it:
"adds, CR predicated mask CR4.eq = 1, CR5.eq = 0, invert (ne)"
The whole test is consistent with this (mask is NE and first element is
skipped).
The shift amount itself is also consistent with setting of CR4, not CR5.

Fix sense of "invert" signal

We want to put "1" in the mask, if the operation is to be performed.
The actual CR bits are: LT, GT, EQ and SO.
So, for those, we just copy the bit directly to the mask, as they are.
For GE, LE, NE and NS, we want to invert the bit first.

add enable MMU option to issuer_verilog.py

cannot pass in arguments to Core - must be done with pspec

use soc.bus.sram instead of nmigen_soc.wishbone.sram

add wishbone sram.py (move from nmigen-soc)

give independent names to spblock512w64b8ws

give spblock512 a name as a submodule

create signal on test_issuer which gives PLL clk_sel_i a useful name

rename SPBlock_512W64B8W to lowercase

submodule update

rename PLL pins to match LIP6.fr PLL

core_stopped_i unused: remove

submodule update

submodule update

add pypi upload to Makefile

add OS Independent classifier

update README

update setup.py to make it "safe" for uploading to pypi

experiment with alternative PID in radix mmu

pass in SPRs each time on radix test
allows for different tests

add LD/ST radix unit test

Implement 1<<r3 directly by a shift

It generates simpler Yosys graphs.

radixmmu: fix my mistake about pgbase size

submodule update

jtag utils, send tms before tck

pass the "old" value of shift to _new_lookup

sigh, new_shift wrong bitwidth

put mbits back into segment_check (like it is in microwatt)

radixmmu cleanup

call addrshift and get_pgtable_addr inside while loop for radixmmu

code-cleanup in radixmmu

whitespace and corrections to NLS, RTS1, RTS2

fix radix testcase

concat en_sigs together in JTAG to make sure they are not missed out

add icachemmu option to ISACaller

submodule update

whitespace

submodule update

update test_caller_radix.py

radixmmu: handle badtree

update test case for radix mmu

radixmmu: error handling

more fixes for radixmmu.py

fix AttributeError in radixmmu testcase

radixmmu.py: cleanup

fix bug in radixmmu.py

radixmmu: more work on segment check

Implement 1<<r3 predicate mode

The mask bit selected by r3 is set to one.
A possible optimization would be to do step = r3 directly, but this is only
valid in non-zero mode.
The corresponding test cases now pass.

Add 1<<r3 test cases to TestIssuer

They fail, since it's not implemented yet.

Add test cases for 1<<r3 predication

add blinken lights assembly (not used yet)

test firmware upload program needed to branch back further in order to loop

sort out pc reset when DMI interface requests reset

submodule update

argh, wb jtag stall probably is not working

upload over 32-bit JTAG Wishbone

shrink JTAG master bus to 32-bit (match with litex)

submodule update

WIP: calculate address of first page table entry

radixmmu: fix segment_check function and its caller

4k SRAM Instance needs write-enable @ 8-bit width

8-bit granularity on JTAG wishbone

remove unneeded code

soc-cocotb-sim submodule update

add mmu_states.dia

git submodule update

Make the VL loop reentrant in HDL

This is done by shifting-out already used mask bits, at predicate fetch.
The corresponding test case now passes.

Add a HDL test case, where we start at the middle of the VL loop

It is expected to fail, since the HDL is not reentrant at this moment.

Start the test case from a point where the predicate bits are zeros

Since SVSTATE is user-programmable, src/dst step can really point anywhere,
at instruction start. Although interrupts will always restore src/dest step
pointing to a set mask bit, this is not guaranteed in general.

litex submodule update

submodule update

soc-cocotb-sim submodule update

Add test case for reentrant VL loop

We explicitly initialize src/dst step, as if we were returning from an
interrupt.

Reminder for a possible hardware optimization

Be more precise when using a one-bit constant

Fix typo

Add test case with all mask bits equal to zero

Add a test case for integer single predication

Disallow unknown encmodes in SVP64 Assembly

Enable remaining disabled test cases

They all work, now, after the ISA Caller fixes.

Allow the Simulator to handle back-to-back signaling from TestIssuer

TestIssuer can signal the end of an instruction and, after skipping mask
bits, signal the end of the VL loop, right on the following cycle.
Since there is no handshake between TestIssuer and Simulator, we need to
remove any wait state that would cause the Simulator to miss the one-clock
pulse.

Signal the simulator when completing a VL loop

When we reach the end of the VL loop, by skipping masked bits in the
predicate, we still need to synchronize with the Simulator, even if no
instruction was issued.

Fix typo