working on div's test_pipe_caller

add power-instruction-analyzer as a dependency

format

syntax error

support 32-bit mem width setting

try SDRAM SDR

allow imem to be 64/32 bit wide

begin core in running state

try different MEMTEST_xxx sizes with 64 bit bus width

Update libreriscv HDL_workflow/coriolis2

add all div* and mod* instructions to test_pipe_caller

working on fsm

Merge remote-tracking branch 'origin/master'

format code

re-add CRG (clock reset generator)

missing ports from issuer, when doing verilog

add clock domain using snippet taken from random file

cleanup in litex core.py

update comments

add dummy irq set/get

add boot-helper.S etc from microwatt litex core

set additional MSR bits according to v3.0B spec when trap occurs

use (new) MSRb and PIb which has auto-bigendian numbers

sigh, auto-create some little/big-endian classes for accessing MSR/PI fields

missed import of Builder, set cpu_type to "None" temporarily

begin converting litex sim to libre-soc

whoops forgot field accessor

do not use wildcard import

start from vexriscv sim.py from
https://github.com/enjoy-digital/litex_vexriscv_smp

correct syntax error

first version of litex core (to be submitted upstream once tested)

whoops typo, 63-start not 3-start (doh)

field number ordering wrong way round?
see https://bugs.libre-soc.org/show_bug.cgi?id=325#c107

syntax error

review trap main_stage.py modifications: we are not doing hypervisor
see https://bugs.libre-soc.org/show_bug.cgi?id=325#c104

comments, add page spec numbers for branch ops into proof

add comment headings with spec page numbers

comment on op.insn ordering

code-shuffle, add comments

add TT.size and use it in PowerDecoder and trap input record

inline comments in trap proof

note that traptype MUST increase in bitwidth corresponding to additions
to TT

fix branch main_stage proof, add ctr 32-bit, fix BCREG

rework branch proof to use br_input_record

update README for pipe_data.py

reduce number of FastRegs read ports

comments on what goes into CommonPipeSpec

Complete FV properties for OP_TRAP instructions.

PEP8 compliance

working on FSMDivCoreStage

fix test_div_state_fsm

Completed SC FV properties

Refine properties to comply with spec

Fix where msr_i gets its value from

Merge in recent updates to TRAP FV properties.

convert branch pipeline to use msr/cia as immediates

put set_msr and set_cia back in for now

interesting bug in test_compunit.py when there are no operands
rdmask, if left set, interferes with the next instruction, but
only when there are no operands

testing if MultiCompUnit can handle no input regs (it can)

disable cxxsim for now

move cia and msr to trap input record

set ISACaller.msr rather than namespace[MSR]

when running an exception (trap) after "reset" must copy msr/cia state

spurious imports of FHDLTestCase, should be from nmutil

whitespace

add PC (CIA) to PowerDecode2 "state" for passing into input records
see https://bugs.libre-soc.org/show_bug.cgi?id=435

add msr exception bits setting function in hardware
and do same thing in ISACaller trap

make cxxsim optional and print warning

corrections to trap proof see
https://bugs.libre-soc.org/show_bug.cgi?id=421#c17 and
https://bugs.libre-soc.org/show_bug.cgi?id=421#c18

use alias for msr_i in trap proof

correct trap spec page interrupt ref

Rework SC properties to conform to style

Formal properties for RFID.

Document the move of sdir from data_i to op.

Also, give op.sdir a name based on "op", to distinguish it
from internal signals.

Remove extra yield from test case.

Seems pysim is correct, after all. There seems to be some
strange interaction between cxxrtl and python.

do not start core in terminated mode

explicitly set up a pc_i_ok signal in test_microwatt.py

expose core_stop_i to outside as well

set go_insn_i to non-resetless

add issuer verilog generator

update to expose signals at top-level of issuer

convert compalu multi test to Simulator() (was run_simulation)

convert compalu multi test to Simulator() (was run_simulation)

use same write_vcd for cxxsim as pysim

fix bug in alu_fsm.py found by cxxsim: missing one cycle hold of ready_i

add some CompUnit demo tests of the alu_fsm example

move sdir to CompFSMOpSubset in alu_fsm example

add CompFSMOpSubset, also change dir to sdir
(dir is a python keyword, gets highlighted in editors)

remove unneeded import

if nmigen.sim.pysim import fails use nmigen.back.pysim

use iocontrol PrevControl / NextControl instead of dummy classes

add DivTestCase to test_issuer.py (commented out for now)

Implement control path and unit test.

worked out that DivPipeSpec can be given a default.  gets DivFunctionUnit
working again

missing conversion of DIV to Div

add option to generate verilog

whoops use slice not range

syntax error

Implement the Shifter data path

Document move of the next port data