add unit test for slow SPRs (SPRG0/1)
add test mapping for slow SPR numbers

minor code-munge on SPR-to-FAST mapping

use with subTest in spr unit test

redo generation of microwatt.v from litex

add comments for DEC / TB

add a DEC/TB FSM to TestIssuer

this operates on alternative cycles, because it reads/writes from the
Fast Regfile directly

move DEC and TB from StateRegs to FastRegs for several reasons
first: SPR pipeline already has fast1 read/write
second: a new DecodeStateIn/Out object would be needed
        instead just add FastRegs.DEC/TB to DecodeA/Out
third: there is probably a third somewhere

add DEC SPR to CoreState and PowerDecoder, activate 0x900 interrupt

add DEC and TB to State regfile

add DEC/TB SPRs to spr pipeline

add comments on MSR read

move GPIO IRQ to 15 to match microwatt modifications

hmmm XICS data being asserted on wb bus for too long

argh missed a VHDL "&" translating to Cat

reduce XICS address lookup by 2 bits

MSR read in INSN_READ only occurs for 1 cycle

sync on ICP eint

connect XICS core irq to Decode2 eint

whoops, combinatorial loop on pending_priority

use stbcix in test

XICS addresses in words: divide by 4

whoops, ICS in litex sim needs to be 0x1000 size region

add lwzcix unit test

increase wishbone address width to 29 for xics and gpio
this may not be exactly correct, have to see how it goes

submodule update

add simple GPIO wishbone bus to litex sim.py

add stbcix and lwzcix to power_enum list

add simple GPIO peripheral to verilog TestIssuer

move wb read/write to separate util test library and use them

add simple wishbone GPIO peripheral

Add unit test replicating failing proof case

add sld test with RB=64 to see what happens

reduce CSR data width to 8 as an experiment

add UART reserved IRQ @ 0

add XICS memory regions, shrink litex CSR memmap size to do it

adding XICS wb slave devices to litex sim
also linking external interrupt line

bring out XICS ICS interrupt levels so that they can be wired to peripherals

adding option to include XICS external interrupts.
XICS ICP and ICS are included, the wishbone slave ports added to TestIssuer
then if ext_irq is raised in core, execution jumps to 0x500 through a TRAP

add means to run hello_world.bin under simulation
works with both microwatt and libresoc

update to match refactored power-instruction-analyzer API

matches the api of power-instruction-analyzer commit e828d2acecc25a82d5c29b765163a10993547566

Provide full name and email in copyright notice.

do more on dcache conversion

testing microwatt 3.bin (2.bin ok)

when mtocrf FXM is 0, the CR has to be set to CR7

fix bug in cmpli (and cmplw)

sign-extend lhax needs 16-64, separate from lwax which is 32-64

add bc ctr regression test when CTR=0 and CTR=1

update submodule

bug in carry32 handling in OP_CMP

add cmpl regression test (one binary, one assembly)

add cmpl microwatt 1.bin test, cmpl

series of extensive modifications to fix long-standing bug in CR handling
cr as a FieldSelectableInt is being removed

add XER to fastregs and "construct" it in mfspr/mtspr

redo OP_CMP based on microwatt.  L=1 had been ignored

reversal of FXM mask for one-hot selection in OP_MTCR decode

working on dcache.py

tidyup on mul proof

set mul post_stage o.ok only when needed, and fix xer_so pass-through
https://bugs.libre-soc.org/show_bug.cgi?id=482

Merge branch 'master' of git.libre-soc.org:soc

icache.py commit progress, about a third through the process

Qualify XER_OV output in proof

Fix test breakage in MUL proofs

Merge branch 'master' of git.libre-soc.org:soc

mmu.py, dcache.py, mem_types.py change types capitalization because I
was making typing errors, and this make more sense. Mmu -> MMU, Dcache
-> DCache, Icache -> ICache

mem_types add more types from common.vhdl specifially for icache,
Fetch1ToIcacheType() and IcacheToDecode1Type()

mem_types.py arrange in alphabetical order for ease of reference, align
formatting

BROKEN: xer_ov_o != dut.o.xer_ov.data ???!!!

mmu.py remove duplicate comment left over from mmu.vhdl

icache.py initial commit of first attempt at translation of icache.vhdl

Move new write_gtkw and its example to nmutil

But keep using it to generate the GTKWave document for this unit test.

minor code-shuffle, comments

slowly morphing towards using an XER bit-field selector in decoder

MUL pipeline formal proofs complete, I *think*.

break down XER into flags

add XER read via DMI interface to sim.py

add hack to get at XER through DMI interface

submodule update

WIP: prep for 64-bit insns

yep disable OE for MULH64/32 and EXTS and CNTZ

investigating CR mtocrf / mfocrf

add additional CR regression tests

allow pseudocode numbering to decrement in for-loops

add wat to write out raw binary assembled programs

CR FXM becomes a full mask.
https://bugs.libre-soc.org/show_bug.cgi?id=478

dcache.py add first attempt at translation of dcache_tb.vhdl as
dcache_sim()

dcache.py add skeleton sim and test adapted from mmu.py which was
adapted from regfile.py

Merge branch 'master' of git.libre-soc.org:soc

dcache.py implement the remaining vhdl generate statements in nmigen,
fix formatting, typos

https://bugs.libre-soc.org/show_bug.cgi?id=476
XER SO not being "listened" to correctly when OE=0 and Rc=1 creating CR0

xer so is not being passed through to CR0

really bad hack to fix simulator bug in carry handling
https://bugs.libre-soc.org/show_bug.cgi?id=476

augment addme test case to show bug #476
https://bugs.libre-soc.org/show_bug.cgi?id=476

add addze and addme uni tests

incompatibility with POWER9 on mulhw/u due to lack of spec clarity
both microwatt and IBM POWER9 violate spec
http://lists.libre-soc.org/pipermail/libre-soc-dev/2020-August/000302.html

overflow-enable does not occur on shift operations

oink, write_cr shiftrot record width was zero (??)

sorting out shift_rot to use new output stage data structures
shift_rot does not modify OV/32 so needs its own output stage
similar to logical, SO is never set but is "read"

need to read SO if Rc=1

reorg of SO handling related to CR0
because CR0 needs XER SO, logical pipe needs to read but not write SO
this means quite a substantial but relatively straightforward change
in the pipe_data for logical and ALU

Merge branch 'master' of git.libre-soc.org:soc