experiment with nmigen verilog generation

update / refresh full core DFF

update / refresh full core DFF

run doChipFloorplan in experiments10

increase experiment10 JTAG tap width to 4

update submodule

update 4k SRAM ls180.il

add yosys version number

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

Add a placeholder for the PLL in the doDesign.py for ls180.

Revert "enable high fanout in ls180 experiment9 doDesign.py"

This reverts commit 309301fd58ed12bec149292a40bf1a3c1507d36d.

enable high fanout in ls180 experiment9 doDesign.py

aaagh found bug in litex setup, 64 bit WB bus was truncated

reduce SPR regfile size considerably

reduce INT and FAST regfile sizes by sharing ports

add missing floorplan function call

hooray, corrected pinouts

really weird error "unsupported direction for eint" which makes no sense

Uodated doDesign for the latest ls180 (sram variant).

increase DFF RAM size slightly

add very small DFF srams variant

create small dff with 4x 4k SRAMs

ls180.il update

argh pinmux generating bi-directional SDR DM when it should be output

update ls180.il

update submodule

update ls180.il 4ksram with correct sdram connections

Add experiment9/symbolic to test the multiple drivers problem.

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

Adjusted doDesign.py scripts to use Chip.doChipFloorplan().

try alternative pad/core connection

Forgot the Makefile, stupid!

First working version of the Flexlib + P&R flow for the ls180+SRAM.

Note: It is working in the sense that the flow complete, but is stills
      contains various errors that needs fixing.
        We discoupled from pinmux as core2chip have problems associating
      the pad instances names with the relevant core signals.
        We guessed a pad placement from pinmux, but it seems a bit odd
      to me...

add blackbox SPBlock 4k SRAM module

remove sram 4k wb bte/cti

litex expects wishbone "err" signals, added to sram 4k

rename sram_4k wishbone interface to actually like include "wishbone"?

Added support files for ls180+SRAM on TSMC 180nm.

add blackbox attribute manually to SPBlock_512W64B8W

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

First working power plane in experiment12.

add 4k sram build

increase core size to 50000 (DFF SRAMs)

expand core size to 28000

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

First working integration of a SRAM block.

The placement itself is completely goofy in order to stress the P&R system
to flush out bugs.

whitespace

whitespace

Netlist integration of the SRAM OK. Layout in progress.

Working bench design with SRAM in top block.

Merge branch 'master' of ssh://libre-riscv.org:922/soclayout

Conflicts:
experiments9/doDesign.py

Pinmux loading is now integrated in Coriolis.

add new Memory experiments13

add SPBlock_512W64B8W to memory.py

rename to memory from add

add copy of experiments4 to create memory example

increase core size (again) to cope with DFFs currently being made
instead of SRAM

Revert "very weird bug where CoreToChip.buildChip cannot find gpio_o(8)"

This reverts commit a4ac6b9543939ffea583be44cfba1141bdaeb7e6.

very weird bug where CoreToChip.buildChip cannot find gpio_o(8)

increase size to 45,000 to cope with 3x extra SRAMs

experiment adding 3x extra SRAMs back in but still @ 32-bit WB

wtf does 32/64 bit bus have to do with gpio_o(8) disappearing??

reduce mem width due to yosys bugs.  sigh

added 3 more 4k SRAMs

increase size to 40,000

begin random search for appropriate core size.  start at 36000

add full core back in

update submodule for ls180 pinmux, iopad vss/vdd inversion corrected

Added experiments11, base for full chip with FlexLib & LibreSOCIO.

add comment do not use build.sh

update ls180 litex interfaces

get rid of ibus/dbus/xics advanced wishbone tags

update litex direction of iopads in ls180

corona-core gap too small

increase core size yet again, shrink gap

increase core size, reduce corona gap again

reduce nc ls180 pins to match

increase chip size by 100, make chipSize closer to ring

fix clk_sel width (2 not 3)

trying to get yosys to stop destroying pll_lck_o signal

trying to get yosys to stop destroying pll_lck_o signal

update full core ls180 (actually with litex peripherals but not core)

test of litex peripherals back in (not full core)

get core size big enough to fit pads along width

remove niolib io_in/out signal, no longer needed

remove io_in/io_out from niolib experiments10

submodule update

adjust chip/core size to try to fit ls180 core/pads

add power/ground pads

update CLKSEL / PLLOCK pins for ls180

add code comments for ioring-to-niolib conversion of JSON pinspec files

start conversion of ls180 to new niolib

add io_in/io_out zero/one to help transition to new niolib ioring

messing about to get non_generated ls180.vst running again

update full ls180 core

update to "full" core

add build scripts for ls180

minor reformat of spec, whitespace

add cmos45 to mksyms.sh

Completed experiment10, adder with JTAG (dual clocks) and GPIO pads.