submodule update

argh, wb jtag stall probably is not working

upload over 32-bit JTAG Wishbone

shrink JTAG master bus to 32-bit (match with litex)

submodule update

WIP: calculate address of first page table entry

radixmmu: fix segment_check function and its caller

4k SRAM Instance needs write-enable @ 8-bit width

8-bit granularity on JTAG wishbone

remove unneeded code

soc-cocotb-sim submodule update

add mmu_states.dia

git submodule update

Make the VL loop reentrant in HDL

This is done by shifting-out already used mask bits, at predicate fetch.
The corresponding test case now passes.

Add a HDL test case, where we start at the middle of the VL loop

It is expected to fail, since the HDL is not reentrant at this moment.

Start the test case from a point where the predicate bits are zeros

Since SVSTATE is user-programmable, src/dst step can really point anywhere,
at instruction start. Although interrupts will always restore src/dest step
pointing to a set mask bit, this is not guaranteed in general.

litex submodule update

submodule update

soc-cocotb-sim submodule update

Add test case for reentrant VL loop

We explicitly initialize src/dst step, as if we were returning from an
interrupt.

Reminder for a possible hardware optimization

Be more precise when using a one-bit constant

Fix typo

Add test case with all mask bits equal to zero

Add a test case for integer single predication

Disallow unknown encmodes in SVP64 Assembly

Enable remaining disabled test cases

They all work, now, after the ISA Caller fixes.

Allow the Simulator to handle back-to-back signaling from TestIssuer

TestIssuer can signal the end of an instruction and, after skipping mask
bits, signal the end of the VL loop, right on the following cycle.
Since there is no handshake between TestIssuer and Simulator, we need to
remove any wait state that would cause the Simulator to miss the one-clock
pulse.

Signal the simulator when completing a VL loop

When we reach the end of the VL loop, by skipping masked bits in the
predicate, we still need to synchronize with the Simulator, even if no
instruction was issued.

Fix typo

Add twin predication test

Another simulator failure. Seems like the VL loop is still not terminating
properly. Will investigate.

End VL loop as soon as either src/dst step reaches VL

Also, avoid incrementing dststep beyond VL-1

Fix typo

Add VEXPAND test case for the ISA Simulator

The test currently does not pass, there must be a bug somewhere.
Seems like it is skipping the middle source element, as if it was doing
single-pred.

Add VCOMPRESS test case for the ISA Simulator

Put sanity check inside the existing '2Pred' case, and simplify

Enforce explicit src/dest masks on CR twin-predication

Disallow mixing of sm=xx and/or dm=xx with m=xx on twin-pred

Disallow dm=xx on single predication

Adjust test cases accordingly.

Fix typo

Really enforce sm=xx not being allowed on single-pred

Before, using m=xx together with sm=xx would defeat the assertion.

Keep mask mode flags separate

Before, when m=xx was seen, we couldn't tell whether sm=xx or dm=xx was
also seen. We will need this, later.
Adjust uses accordingly, preserving truth value.

git submodule update

TWI enabled in JTAG boundary scan

git submodule update

reduce subset of functions to be created in JTAG boundary scan

use OrderedDict to restore exact order from JSON file

add soc-cocotb-sim submodule

submodule update

libresoc-litex submodule update

bug in iverilog, segfaults due to empty case statement

add no pll ls180 build

libresoc-litex submodule update

_new_lookup: remove unused argument mbits

radixmmu: read prtable entry

radixmmu.py: remove redunant code

submodule update

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

more work on _prtable_lookup and testcase

add comments

use PRTBL SPR in RADIXMMU

Merge branch 'master' of ssh://git.libre-riscv.org:922/soc

comment about microwatt implementation details

submodule update

add comments, correct load addresses

Merge branch 'master' of git.libre-soc.org:soc

Allow comments

add function _prtable_lookup and unit test

submodule update

might have RADIXMMU at least semi-working... maybe

use assertEqual in RADIXMMU unit test

skip 1-pred check if m= used in SVP64Asm

Enable VCOMPRESS test case

VEXPAND seems to have some issue in the Simulator maybe.

submodule update

Add new twin predication case

Equivalent to VCOMPRESS followed by VEXPAND.

Adjust twin predication cases for the new syntax

Skip leading zero bits on predicate masks

The PRED_SKIP state moves src/dst step to the next non-zero bit on the
mask.
The leading zeros on the mask (plus the set bit) are shifted out, while
the shifted amount is added to the step.
If the new step value would increase past VL, the loop is ended.

use port name for INT regfile to match up with test_runner gtkw

corrections to Makefile for building / not-building 4k sram ls180

Memory port seems to have been renamed

bit of munging of Makefile, new targets

whoops Makefile error

correct segment check (off by one in LE/BE convert

update submodule

sort out pywriter.py when run with no args

remove "install" from run_sim dependency in Makefile

svp64-enable passed through to PowerDecoderSubsets in core.py

whoops spelling mistake in SPRreduced Enums

Move DECODE_SV to its place between MASK_WAIT and INSN_EXECUTE

Move instruction decoding to after predication

Since predication can update SRCSTEP and DESTSTEP, leave decoding for
after their final values are known.
So, "DECODE_SV" is now responsible for decoding, and sits in line between
"MASK_WAIT" and "INSN_EXECUTE".

Prepare to advance src/dst step after getting the predicate mask

rather invasive reduction of SPR regfile size
done by dynamically creating an alternative SPR Enum

add option to reduce number of regfile ports (get DFFs down in ls180)

reduce number of regfile ports

reduce regfile port usage on non-svp64

radixmmu.py: cleanup, documentation

fix _get_prtable_addr, cleanup

comment about using PriorityEncoder

debug output

add comment skipping in pagereader.py