whoops, using variable RegStage0 in dcache stage_0, should not use sync

missed reset of d_valid in dcache.py and missed that its
input is sync not comb

rename addr to raddr in LoadStore1 to avoid conflict with
PortInterfaceBase

add mmu.bin test2 to much simpler test_loadstore1.py
this eliminates TestIssuer (and the MMU FSM-based FU) from enquiries
into a VM lookup bug where virtual address is being treated as the real

move msr in test_loadstore1.py outside of conditional block

whitespace

move microwatt mmu.bin test 3 page table to test pagetables module

wait for MMU "done" when setting PRTBL and PIDR

add microwatt mmu.bin regression test test_mmu_3

enable instruction redirect in mmu ifetch test

somehow managed to miss out setting r1.forward_valid1 in dcache

uniquify names in dcache.py

allow MSR reset to default to a value set by issuer_verilog.py

pass in msr_reset to issuer_verilog.py

add ability to set the reset values of RegFileArray

Remove extra wait on core_stop_o at end of Execute.

Fixes https://bugs.libre-soc.org/show_bug.cgi?id=726
Now, there is only one wait, before Fetch.
It fixes DMI single-stepping for Power ISA 3.0B instructions, but
single-stepping in the middle of a SVP64 VL loop no longer works,
for now.

Re-enable core stopped signal when stopped.

only use a single variable for ack adjusting in dcache.py
STORE_WAIT_ACK state

fix issues with running core in DMI "stopped" status when
issuing a single-step

when setting DSISR in LoadStore1 use correct load bit (from register)

use correct X-Form L field in OP_MTMSRD

check problem state in OP_MTMSRD from original reg RA rather than
after the fact

whoops, use MSR.IR for I-Cache fetch!
virtual memory instruction fetch uses MSR.IR not MSR.DR

remove unneeded state in LoadStore1

clear instruction fault on exception WAIT_MMU ACK in LoadStore1

clear out instr_fault when exception is thrown

clear instruction fault on idle/valid in Loadstore1

ooo far too late at night to be doing this

whoops use C not Const

whoops use C not Const

remove bus_ack (found bug in Simulation, sorted)

bug in mmu setting radix tree size with one extra bit
rts does not include bit 63 (MSB0 bit 0)

continue to assert PC in FetchFSM if needed

enable I-Cache wishbone memory type in issuer_verilog.py if MMU requested

whoops issuer_verilog.py enabling mmu has to pass microwatt_mmu
option to TestMemPSpec

for each unit test case in test_issuer_mmu_data_path.py initialise memory
to empty

test_issuer_mmu_data_path.py needs to use wb_get because of
reading from i-cache cannot be done without it

mmu code-comments

comments

use prtbl in proc_tbl_wait in mmu

mmu.py comments

set up DAR correctly in unit tests, added set_ldst_spr() which toggles
LoadStore1 input flags in order to store DAR in the unit itself

unit tests for SPRs when MMU enabled,
start setting DAR, DSISR, PIDR, PRTBL etc

more code-comments

code-comments in MMU

prefer not to invert when doing if/else.

more code-comments

add RTPDE - Radit Tree Page Directory Entry - Record and use it in MMU
RTPDE is different from RTPTE

add (and ues) PRTBL Record in MMU
PRTBL: Page Table Record.  it is identical in format and naming PGTBL

create PGTBL Record and use it in MMU page_table_idle

add hard stop address in ifetch unit test, bit of a mess:
TestIssuerFSM is just being caught on the edge of attempting to execute
another instruction at a TRAP point

set terminate if core terminate requested
rather than override what is in TestIssuerBase, which examines PC for
a DBG DMI Halt condition (stop_addr_o)

code-comments

add DMI STOPADDR register and use it in HDLRunner to halt simulations
at exactly the right point.  very useful also for gdb hardware-level
breakpoints

break out when core is stopped in HDLRunner
should be using DMI status check but this is quick

add link to XICS bugreport

sort out reset signalling after tracking down Simulation() bug

add icache/dcache/mmu unit test for TestIssuer
this is a work-in-progress

get instructions to re-run in issuer after I-Cache TLB lookup

forgot to connect up I-Cache to MMU

move connection of bus.stall in icache.py,
only create a fake bus.stall if ibus does not have a stall signal

tidyup

tlb_req_index is TLB_BITS long not TLB_SIZE

whoops, a Simulation bug, dcache bus ack Signal needed to be
copied into a separate combinatorial Signal

give names to MMU records

set_mmu_spr was using the slow-SPR index for the regfile
not the actual 10-bit SPR number.  hence trying to set PRTBL
fails

whoops remove duplicate code (cut/paste error) no harm done

remove more unneeded code

read MSR.PR and MSR.DR and update ICache priv/virt moed during fetch

remove more of SVP64 from TestIssuerInternalInOrder

remove update of pc, msr and svstate from TestIssuerInOrder

move update of pc, msr and svstate into TestIssuerBase

comment-out TestIssuerInternalInorder for now

move alternative TestIssuerInternalInOrder to new file
soc/simple/inorder.py

split out common elaboratable code from TestIssuer,
move it to TestIssuerBase.

big split-out of common functions in TestIssuer to TestIssuerBase

simplifying / tidyup of TestIssuer to get CoreState

sort out MSR, read/write in same way as PC/SVSTATE in TestIssuer

whoops accidentally commented out setup of instructions
in setup_i_memory

get fetch_failed working with no MMU

test_loadstore1.py: test_loadstore1_ifetch_multi now working

trying to get TestIssuer FSM to respond correctly to fetch exceptions

get OP_FETCH_FAILED to respond/return an exception correctly

update wb_get memory with instructions if required
this is for running TestIssuer with rom={some dictionary}"

fix test_loadstore1_ifetch_multi() in test_loadstore1.py

wip test case for virtual address fetch using fetch interface

fix test_loadstore1_ifetch_multi()

GitLab-CI: Increase clone depth

Currently, GitLab-CI fails with this error:

  error: Server does not allow request for unadvertised object d96f737c0a53dde983060522816bbef016b449ce
  Fetched in submodule path 'pinmux', but it did not contain d96f737c0a53dde983060522816bbef016b449ce. Direct fetching of that commit failed.

Fix it by increasing the clone depth from the default of 50 to 500.

MMU LOOKUP for fetch failed, priv mode is inversion of MSR.PR

link MSR.PR into MMU FSM OP_FETCH_FAILED

return temporarily to older version of pinmux submodule

request a flush of icache to clear the instruction-fault state
when an exception is identified
g

try to get multi test running

comments about test_loadstore1_ifetch()

fix test_loadstore1.py with MSR=PR/DR
for invalid test pr=1 but for others pr=0

set pr=0 because privileged mode is pr=0 not pr=1

add in missing MSRSpec import

commented-out code

update MMU PortInterface Test (misalign)

cleanup test_ldst_pi.py