use an SRLatch for cache_valids, at least it reduces graphviz size

use Memory for cache tags in dcache

use Memory for cache_tags in icache

doh

remove dummy trap pipeline

remove combinatorial loop from MultiCompUnit
actually not a loop due to an SRLatch but synth tools still think it is

break out cache_tags and cache_valids (again) this time in dcache

remove CacheTagArray in icache.py

create Memory for Cache Tags in I-Cache
another huge reduction in number of LUT4s, uses (again) a
combinatorial-read sync-write

remove unneeded parameter

add Array of CacheValids back in, so as to reduce LUT4 usage

tagset is a local Signal in ICache

identify combinatorial loop signals in MultiCompUnit, TODO resolve

use nmigen Memory in I-Cache for TLB Lookups
surprisingly this makes the Libre-SOC core *50% faster* than microwatt
when running under verilator, despite only being a FSM

put itlb_valid back, ready for conversion to Memory, in ICache

convert CacheRAM to Memory, acts much faster now

explanatory comment when page hit is the same for stores

use right offset in dcache wb address
happened to be the same value but best to be safe, eh?

re-examining dcache.vhdl, still did not get the store-page
address quite right

bug in dcache.py where when two stores occur in the same real page
the address is corrupted.

in LoadStore1 capture the address for misaligned dual ld/sts in
a different way.
something very strange going on with misaligned stores: the address
is advancing far too far under certain circumstances (by 128) which
could just be an MMU / PTE lookup to a different table.

sort out misaligned store in LoadStore1

for second aligned request truncate address to nearest dword
this ensures that DAR gets set correctly if a pagefault 0x300 occurs

add license and copyright header to dcache.py,
extracted authors from git history for the file, but made sure to
credit the original dcache.vhdl as being from microwatt and its
license being CC4

LDSTException now passing bits of SRR1 around to the Trap Pipeline
the actual (former) value of SRR1 is not what is supposed to be used:
the use of the variable "srr1" is a moniker from microwatt

comments

hmm there seems to have been an error in DTLB Read,
where if a write *and* a read occurred at the same time, the old
DTLB-valid entry was given. add similar "forwarding" that is used in
Memory.  DTLB-valid is actually a register not a Memory, where the
DTLB way/tags are a Memory, hence the bug

bool test on traptype to
ensure two conditions are properly ANDed
also copy correct bits of SRR over, but there is an additional
bug here that needs to be fixed: Exception class needs to pass over
the bottom 16 LSBs of SRR1

looked in soc.vhdl in microwatt and the parameters are 64 cache
lines.  this would not be important if it was not explicitly in
the linux-5.7 device-tree file

add debug output of whether stall occurs on dcache

missed setting of r0_full to zero in dcache. not encountered as
a bug but would have done in future

skip ilang data in branch test_pipe_caller.py

attempting to get compunit and test_pipe_caller unit tests
up and running again.
grrr

sigh, monitor DEC/TB StateRegs "properly" so that the Issuer DEC/TB FSM
does not end up in a race condition with the SPR pipeline for writing
to DEC or TB

whoops fix bug in setting of DEC/TB (State) in test_core.py

whoops MFSPR DEC/TB was reading from FastRegs not StateRegs
also TBU

whoops forgot to enable fast-reg read in DMI

ISI (0x400) trap is the only one that puts memory-based exception
info into SRR1, not *all* memory-based exceptions

comments

move DEC and TB into StateRegs, to make room in FastRegs
also has the advantage that DEC and TB could generate an accurate interrupt

add support for DMI debug read of FAST Regfile SPRs
this to be able to do a side-by-side compare against microwatt
single-stepping

comments on SRR1 in trap

preserve bits of SRR1 on a TRAP (including all interrupts) which in
turn means that PowerDecoder2 has to read SRR1

fix hrfid and mtmsrd so that it is identical to microwatt
both allow MSR.ME to be set, which walks linux-5.7 along a different
codepath particularly for 0x900 exception handling

connect up DEC/TB FSM pauser from core to Issuer

comments

whitespace

add pause_dec_tb signal (not very sophisticated) to Core
TODO, detect MTSPR and DEC/TB SPR being written to, but for now just
detect an entire SPR pipeline

add signal for pausing the DEC/TB FSM to IssuerBase
there is a potential issue with the DEC SPR that needs solving,
and there is a race condition where an mtspr DEC/TB could get
overwritten
adding a "pause" mechanism to the FSM should solve that

raise interrupt on misaligned atomic LDST

pass over store_done correctly from dcache over PortInterface
into LDSTCompUnit so that it can set CR0 correctly on stdcx. etc.

add CR0 to LDSTCompUnit, for reporting if LR/SC store is done

remove PortInterface mmu_done signal,
add store_done

forgot name on dcache Reservation

pass over atomic signals to dcache from loadstore.
does not do everything yet: load-quad for example is not included

try using req.op in RELOAD_WAIT_ACK to detect whether request
can complete next cycle

pass atomic reserve through from PortInterface to DCache
not yet doing anything with it, so should be fine

add atomic LR/SC signal to LDSTCompUnit

add reserve (atomic) signal to LDST data structures including PortInterface

tidyup PortInterface

workaround for bug in dcache where the r1.req waiting to be deployed
was interfering with the current state being executed
http://lists.libre-soc.org/pipermail/libre-soc-dev/2022-January/004358.html

enable both linux-5.7 tests

split out CacheTag Record to separate structure

update how d_valid is handled

missed setting r1.store_way and r1.store_row in STORE_WAIT_ACK state

Revert "dcache 2nd stage (r1) should only indicate not-busy"

This reverts commit a03aefb1e8ae7d6110a328b57f1336890ebee469.

second test for linux-5.7

add allow-overlap option to issuer_verilog.py

dcache 2nd stage (r1) should only indicate not-busy
(r1.full) when all the ACKs of a cache-line fill have been processed
doing this too early results in r0 being pushed into r1 whilst
ACKs are still outstanding, and their completion corrupts the
operation that should not have been put into r1 in the first place

fix issue with priv_mode not being passed correctly to MMU
on instruction load

fix issue with d_valid in dcache, was not being set properly

LoadStore1 priv_mode was not being correctly picked up by the MMU
priv_mode needs to come from the original LD/ST request (or the
fetch), which was not happening

grab the LDST request address for microwatt verilator debug purposes

add linux-5.7 unit test which showed a silly error:
LDST requests through PortInterface were truncated to 48 bits,
where linux uses the top 2 bits of an address for VM/guest (Quadrant 0-3)

fix MMU lookup after 2nd request (misaligned) by also updating the
ldst_r with the next address/byte_sel

add microwatt mmu.bin test5 to show page-fault on misaligned LD

do not clear out ldst request after TLB entry is added

enable microwatt mmu test2

whitespace and use exc is None not exc == None

add a second LD request to dcache which is merged with first,
to implement mis-aligned LD operations

start adding in mis-aligned LD/ST support into LoadStore1
currently not activated or used so will have no effect

add function test_pi_ld_misalign

begin testcase for misalign

whitespace

add missing MSRSpec import

add msr_o to issuer in microwatt_compat mode

double the number of lines in the L1 D/I-Cache to match microwatt
early tests halved the number of lines so as to reduce the size of SRAMs
but the issue is that this is mis-matched against the microwatt.dts
device-tree file

add SECOND_REQ state to loadstore.py, not yet implemented

add easy-to-access debug reporting of instruction and PC
for microwatt verilator

use microwatt-specific PLRU due to bug in nmutil version
(needs investigating)

fix DriverConflict over MSR write in Issuer/Core by providing an
extra write-port to StateRegs

remove FetchFSM from TestIssuer (it served its purpose for creating
the Inorder version)

doh, bus-hack was the wrong way round. *output* the address with
3 extra LSBs at the front to fix the wishbone incompatibility

sigh, microwatts wishbone bus usage is non-wishbone-compliant:
the full address (including LSBs) is dropped onto the bus

sigh have to allow external clocks and reset mess even in microwatt-compat
mode.  soc.vhdl still needs to be able to pull an external reset OR
DMI needs to be able to instruct the core to do it. hardly surprising

give module appropriate top-level name in microwatt compat mode

add missing ext_irq signal to testissuer in microwatt compat mode

adding an extra option to issuer_verilog.py to be able to cteate a
microwatt-core-compatible verilog file.  it needs to be compatible
with this interface, such that microwatt.v can have TestIssuerInternal
dropped directly in place

module core_512_88be32b2ccc17aa9df4dd9526954b105d7825eba(clk,
rst, alt_reset, \wishbone_insn_in.dat , \wishbone_insn_in.ack ,
\wishbone_insn_in.stall , \wishbone_data_in.dat , \wishbone_data_in.ack ,
\wishbone_data_in.stall , dmi_addr, dmi_din, dmi_req, dmi_wr, ext_irq,
\wishbone_insn_out.adr , \wishbone_insn_out.dat , \wishbone_insn_out.sel ,
\wishbone_insn_out.cyc , \wishbone_insn_out.stb , \wishbone_insn_out.we ,
\wishbone_data_out.adr , \wishbone_data_out.dat , \wishbone_data_out.sel ,
\wishbone_data_out.cyc , \wishbone_data_out.stb , \wishbone_data_out.we ,
dmi_dout, dmi_ack, terminated_out);

bring external irq out for microwatt-compatible mode in testissuer

stop display of LDSTCompUnit debug info on every cycle